遠藤　哲�r教�b、東���j学国際集積エレクトロニクス研�|開発センター長

磁性��の電子スピンをデバイスに�W��するスピントロニクスの研�|開発フェーズは、さらなる微細化を�{求して限�cを極め��けるが、�k�気納唾�化フェーズにも入ってきている。AI（人工���Α砲�IoTなど応��に��化した、MRAM（Magnetic Random Access emory）単��や組み込みMRAMの商��化が始まっている。旧Freescale Semiconductorからスピンオフして設立されたEverspin TechnologiesはすでにMRAMあるいはST-MRAM����を7000万個以�崕于戮靴討�た。ただし、この会社だけがMRAM先行してきたともいえる。

ここにきて、�f国のSamsungのファウンドリ�靆腓�GlobalFoundriesが組み込みMRAM (eMRAM)を今�Q��から出荷すると今�vのフォーラムで発表した(参考�@料1)。60nm〜40nmプロセスを使うMRAMではすでに�噞への�‥召�終わったと考えてよい、と遠藤��は言う。次はメモリからプロセッサなどの下流へシフトするようになろうとみる。これは、プロセッサにはレジスタと�}ばれる�k時記憶�v路があり、このレジスタはSRAMで構成されているが、それをMRAMに��き換えるという�lだ。プロセッサのレイテンシを�]くすることができるようになる。さらに、システムにMRAMを使えば、HDDやNANDフラッシュの��動時のソフトウエアのRAMへローディングしなくても済むようになり、システムを瞬時に立ち�屬欧襪海箸�できる。

では�j学の研�|として、どの�妓�へ向かうのか。遠藤��は原点に戻って、10nmサイズのMTJ（Magnetic Tunneling Junction; MRAMのメモリセル）を原理から立て直す研�|を考えている。今�v、シミュレーションでは10nmのMTJはできるという感触が�uられたという。MRAMでは10nmに行く�iに、30nmに�\術の壁があると遠藤��は言う。磁性��には磁区（magnetic domain）と�}ばれる小さな磁石の�修�ずらりと並んでいる。これまでのMTJだと複数個の磁区が1個の磁性膜に�T在していた。しかし30nmは磁区の�jきさにほぼ等しくなり、30nm以下のMTJでは1個の磁区の中にMTJが作られることになる。このため、MTJを30nmから小さくしていくにつれ、磁��の�咾気�弱くなっていく。

この壁を乗り越えるための研�|が世�c中で行われており、�饑�を見直す��要がある。�kつは、磁気異�祇�の�咾�なる材料を混ぜることであるが、耐�X�a度が低すぎれば使えない。また、MRAMを�攵�する企業は、できるだけこれまで使ってきた元素以外のモノは使いたくない。できるだけCo、Fe、Bで構成したいという気�eちが�咾�。MTJは、CMOS�v路の�屬稜枩�層に形成するため、基本的に3次元構�]である。配線層内だからこそ、700°Cのような高�aにはさらされないものの、銅配線で��要な400°Cは��要だ。

東���jでは、Co、Fe、B�U材料を維�eしながら、30nmの壁を乗り越える開発を進めてきた。400°Cの�Xにも耐える10nmのMTJのメドを立てることができたという。CMOSが最終的に3nmまで微細化できるとすると、MTJはCMOSとの�B�^のバランスからその3倍が限�cとなる、と遠藤��は見ている。これは、CMOSと共�TできるMRAM�\術の限�cということになり、30nm以下のプロセス�\術を企業へ提案できるようになる。

東���jではこれまでもMRAMを開発してきたことから、実��化を�мqできるようになり、eMRAMをはじめとして、�v路やアーキテクチャなども�мqできる。また高�]アクセスが可�Δ覆海箸�ら、MRAMに適したソフトウエアの開発も行われることが期待され、IoTやAIプロセッサへの応��が始まる。

加えて、MRAMをテストする�R定�_の開発を�R定�_メーカーのKeysight Technologyと共同で進めてきており、KeysightはNXシリーズのMRAMテスターとしてNX5730Aを2016�Qにリリースしている。�j学としては、�噞�cの要求に応える研�|を行うことで、�噞�cの下�Г┐鬚靴得い涼罎量鬚卜�つ研�|をしていることでモチベーションが�屬�ると遠藤��は語っている。このCIESは企業との�劜共同研�|が�Hく行われており、Keysightだけではなく、もっと�Hくの企業と協��している。

参考�@料
1. 組み込みMRAMを今�Q��にファウンドリ2社が�攵凮始 (2018/03/23)