図1　NIが発行したAutomated Test Outlook 2017　出�Z：National Instruments

半導��業�cでは、半導��チップ原価に��める設��投�@コストが�jきいため、���]設�△亡悗靴討�TCOの考え�気呂瓦��k般的である。テスターへの投�@に�瓦靴討眛瑛佑暴藉�投�@だけではなくTCOまで含めたコスト構�]を考えるべきとNIは主張する。

TCOは、開発コスト、導入コスト、そして運��コストを加えたトータルの総所�~コストを表す。�峪覆篋���経理�靆腓脇各�コストだけを見がちであるが、TCOで�h価しなければ��来のテスターではコストをかけ�圓�になる恐れがある。��に今後はIoTやAI、クルマなど少量�H���|の����やシステムの時代になる。����やサービス��命まで考慮すると、3~5�Qの運��期間で考える��要があると同社日本法人の日本ナショナルインスツルメンツ社のAPACリージョナルマーケティングマネジャーの久保法晴��はいう。

さらにテストを戦�S的な�@��にまで価値を高めるシナリオも提案している。最初の投�@、次のスケールアップ、3つ�`の再�W��へと�eっていければ、最初の投�@コストは�科�すぎるほど�v収できる。その導入例として、�盜颪遼�ﾅ�\術に�咾�Harris社の��例を紹介した。

Harris社は、��来テスターを1��ずつ順次導入していた。その後、新����の性�Δ��屬�り、出荷量の�\加も求められるようになった。しかし、�攵摚�△叛����C積をそれ以�峪\やせない�屬法▲咼献優控＿颪鮗困い燭�なかった。このため、NIのTestStandとNI LabVIEW、PXIシャーシからなるテスト��プラットフォームをHarris社の中で�Y��化するのに成功した。その時、4��同時に並�`テストすることでスループットを400%�屬欧拭�しかもテストコストが削��され、設���C積は83%も��った。投�@�W益率ROIは185%も向�屬靴燭箸いΑ��v収期間はわずか2.8カ月だった。

テストにかかる総コストを�k般的な場合についてグラフ化したのが図2である。この図は�k般的なテスターについて定性的に述べたもので、��定の企業での導入例ではないが、��来のテスター（��色）のコストは�Q数が経つにつれコストはリニアに�屬�っていくが、新テスター(�E色)は初期投�@こそ余分にかかるが、2�Qも経つとコストは逆転してしまう。つまり�v収期間は2�Q弱であるが、�v収後は削��する�k�気砲覆襪海箸鮨�している。

図2　��来のテスターを新型テスターに変えても2�Q弱で元がとれる　出�Z：National Instruments

図2では、テスト時間のスループットが新テスターでは3倍高いため、�Q間の�攵盋は3倍になると仮定している。さらに、NIの半導��テスター「STS（Semiconductor Test Systems）」は、PXIシャーシなどを組み込み、そのまま量��でも使える形�Xをしており、テスト冶�困筌廛蹇璽个眦觝椶靴討い襦１R定項�`や�}順などを記したソフトウエアもそのまま使える。

NIは、Harrisのみならず、�O動�Z向け照���_�坤瓠璽�ーのHella KGaA HueckやPhilips HHS (Home Health Store)でも�Q間の�{加投�@をそれぞれ1.3億��、5.5億��削��したという�Bを紹介した。

NIのテスターは確かにフレキシブルだが、PXIシャーシーに使っているIntelのマルチコアプロセッサやXilinxのFPGA、バスではPCI Express Gen3、データコンバータにAnalog Devicesなど、高性�Δ淵船奪廚鮖箸辰討い襪海箸盍愀犬靴討い襦�Intelのマルチコアマイクロプロセッサは並�`演�Qに�咾�、テストのさらなる並�`化の要求に�官�できる。また、FPGAはハードウエア�v路の再構成ができるため、���Rスピードの高�]化や高機�Σ修��官�する。

同社の�eつソフトウエア開発ツールのLabVIEWというグラフィカルなツールを�W��してFPGAの構成を変えられるというメリットもある。ユーザーがテスト機�Δ鮗{加する場合にはFPGAで�O�yに定�Iできる。RF�v路の���RシステムVST（ベクトル信�･肇薀鵐掘璽弌砲砲�FPGAで構成を変えられるというメリットを�擇�し、Wi-FiのトップメーカーであるQualcomm社のAtheros�靆腓任�802.11a/b/g/nのテスト時間が��来のテスターに比べ1/10に、802.11a/b/g/n/acのテストでは1/200にそれぞれ�]縮したとしている。