ところがどっこい、ムーアの法�Г��擇�ていた
半導������に集積されるトランジスタ数が�Q率2倍で�\えていくという「Moore’s Law（ムーアの法�А法廚麓造郎�でも成り立っている。図1をみてみよう。�e軸は�歓凜好院璽襪任△襪�ら、�歓瑤把樟�だということは�Q率何%あるいは何倍で�Pびているという�T味である。これは�x場調�h会社のIC Insightsがグラフ化した�T果だ。なぜだろうか。
図1 半導������に集積されるトランジスタ数は毎�Q�\加する ムーアの法�Г論�り立っている 出�Z：IC Insights
ムーアの法�Г虜能蕕猟蟇Iは、「�x販されている半導������に集積されているトランジスタの数は�Q率2倍で�\えていく」というものだった。�Q率2倍が�Q率12〜18カ月、あるいは18〜24カ月というように数�Cは変わってきたものの、�k定の成長率で�Pびていることを表してきた。
ところが最�Zは、ムーアの法�Г箸いΩ撰�が変��してきて、「7nmや5nmになるとムーアの法�Г篭�和してくる」というように、微細化を指す言��に変わりつつあった。ITRS（International Technology Roadmap for Semiconductors）ロードマップの指針のように、微細化が限�cに�Zづいたから、ムーアの法�Г論�り立たなくなってきた、と表現された。このため、「More Moore」や「More than Moore」と言われるようになった。ここではすでに「微細化=ムーアの法�А廚箸いΩ撰�に変わってしまっていたのである。
微細化の指針は実は、IBM T. J. Watson Research CenterにいたRobert Dennard��が�]ち立てたスケーリング理�b（最�Zではデナードの法�Г箸いΩ撰�も登場している）に基づいている。これは、MOSトランジスタのドレイン電流は、WµC/Lに比例する1次元動作�Z�瑤鬟戞璽垢砲靴董▲肇薀鵐献好燭��∨，鯢修�W（ゲート幅）、L（ゲート長）、µ（キャリヤ�‘暗戞法�C（ゲート容量）を比例縮小したら、動作�]度や消�J電��がどちらも好ましい��(sh┫)向に行くことを理�bづけたたものだ。つまり動作�]度は�屬�り、消�J電��は下がる。
このため微細化を進めれば進めるほど、動作�]度は�屬�り、消�J電��が下がっていった。半導��チップの集積度は毎�Q�屬�っていった。
最�Zになってトランジスタサイズが原子の�j(lu┛)きさに�Zづいてきたために、スケーリング理�bが成り立たなくなり、微細化はもう限�cに�Zづいてきた、といわれるようになった。だからムーアの法�Г聾堕c、と言われた。
ところが、NANDフラッシュに見られるように、2次元的な微細化が限�cなら、メモリセルを�eに積む3次元構�]にすることによって集積度を�屬欧襪茲Δ砲覆辰拭�図1の中で最�Zの集積度の高いプロットはNANDフラッシュである。Intelのロジックのような����はモノリシックに3次元構�]を�Dりにくいため、やや��和しているように見える。ムーアの法�Г�IntelにいたGordon Moore��が提唱したものだから、Intelはマイクロプロセッサのプロットしか刻んでこなかった。このためムーアの法�Г篭�和��向を��していたのである。
半導��のトランジスタ構�]を3次元的に、モノリシックであろうとハイブリッドであろうと1����内に集積して、ユーザーが使えるパッケージの形にすれば、まだムーアの法�Г��擇�ていると表現できる。ムーアの法�Г猟蟇Iにはモノリシックという言��はない。だからこそ、HBM（High Bandwidth Memory）のような3次元ICも半導������に含めれば、まだムーアの法�Г���くといえる。
参考�@料
1. Transistor Count Trends Continue to Track with Moore’s Law, IC Insights (2020/03/05)
