このため狙う����としては、低消�J電��の携帯電�B機から、性�Δ鮗{求するネットワーク機�_までカバーできるとしている。このCortex-A9を東�Bで開��されたARM Forum2007で発表した。携帯電�Bやネットワーク機�_、組み込み機�_への応��を狙い、今�vはARM Connected Community Technical Symposiumと�@づけた。

Cortex-A9には二つの����シリーズがあり、それぞれシングルコア、マルチコアMPCoreシリーズである。シングルコアの性�Δ蓮�2.0 DMIPS/MHz以�屬塙發�、TSMCの65nmプロセスを使う場合、狙う応��によって500MHzから1GHzまで変えられるという柔軟性がある。マルチコアでは、同クラスのシングルコアと比べて低い消�J電��で、高い性�Δ��uられる。携帯電�B機で使う����を考え、250mWの消�J電��で性�Δ�30%以�峭發い箸靴討い襦�いろいろなデバイスについてソフトウエアの�／∪�も�eつ。

このプロセッサコアは、高�]演�Qするためのコンピュータアーキテクチャを採��している。まず、スーパースケーラ・パイプライン�擬阿鮑涼�し、8段のパイプラインを使う。マルチメディア演�Qを�嗄�に実行できるようにするため、FPU（浮動小数点ユニット）と乗�Q�_を内�鼎靴討い襦�FPUは単�@度および倍�@度の���Qが可�Δ如■�D/3Dのグラフィックスや画�擬��Q、科学�\術���Qを高�]化する。コアに含むNEONプロセッサエンジンは、アドバンストSIMD（single instruction multiple data）をサポートし、8,16,32ビットの�D数データおよび32ビット浮動小数点データ形式でSIMD動作をサポートするため、64ビットおよび128ビットレジスタを�△┐討い襦�

キャッシュメモリーも1個のコアにL1を内�鼎靴討�り、1クロックサイクル当たり2命令を連��的にフェッチ、デコードできる。高�]アーキテクチャでよく見られる、アウトオブオーダー命令も�△─�1クロックで４命令のディスパッチと7命令のコンプリーションを実行する。

さらにプロセッサコア����を�Г┐�L2キャッシュコントローラPL310も集積している。��来のARMのL220 AXIキャッシュコントローラの2倍以�屬離好襦璽廛奪箸鯆鷆，任�るが、本�襪鯣�ｧするのはマルチコアの����である。マルチコアアーキテクチャでは、�Qプロセッサコアに�Qキャッシュを�△┐討い襪�、L2キャッシュコントローラは最�j4個のプロセッサコアのキャッシュを�U御する。

最新の��しいデータにアクセスできるようにするため、キャッシュのコヒーレンシを保つ�擬阿箸靴董△海譴泙妊好漫璽��擬阿筌妊�レクトリ�擬阿覆匹�ある。スヌープ�擬阿任魯�ャッシュ���陲���新をすべてのコアに�瑤蕕擦謄船Д奪�するが、コアが�Hければ処理効率が�Kくなる。ディレクトリ�擬阿任魯�ャッシュからディレクトリへデータを送り、すべてのキャッシュがデータを共�~するが、レイテンシが長く消�J電��が�jきい。そこで、MESIスヌープ�擬阿扉}ぶ�擬阿妊�ャッシングを最適化した。ディレクトリをローカルに��くためTAG RAMを2個使い、スヌープ�U御�v路の中にデータを蓄積する。プロセッサとやり�Dりをせずデータがキャッシュ内にあるかどうかをチェックする。データを共�~しているプロセッサだけをアクセスするようにフィルタをかける。キャッシュからキャッシュへとデータをコピーしておく。このようにしてメインメモリーへアクセスせずに消�J電��の低��を果たした。

Cortex-A9は、��来のARMコアの設��と同様、エコシステムが出来�屬�っており、ケーデンスやメンターグラフィックス、グリーンヒルズソフトウエア、マグマデザイン、QNX、eSolなどEDAやソフトウエア企業がサポートしている。NECエレクトロニクスやテキサスインスツルメンツ社などが採��を��めたという。