図1　Western Digitalが開発した4ビット/セル��(sh┫)式の3D-NANDフラッシュ

これまでは3D-NANDでは3ビット/セルが最高密度であり、��来のプレーナ型2次元NANDフラッシュでは、4ビット/セルはWestern Digitalが開発していた。�Hビット/セル�\術は、プロセス的には同じセルの数を��いながら、�kつのセルをいくつかに分割して容量を�\やす��(sh┫)法。通常の1ビット/セルだとオンかオフを1と0に当てはめていたが、�Hビットはそれを分割して�駘�的なセル数を�\やさずにビット数を�\やす��(sh┫)法だ。

例えば1ビットは、電源電圧3Vで1を、0Vで0に�官�してきた。2ビット/セルでは2ビット（すなわち1ビットのオンとオフ、もう1ビットのオンとオフ）という4つの�X��が��要になるため（すなわち00、01、10、11）として、例えば3Vを11、0Vを00に�官�させるとそれらの間を分割して、2Vを10、1Vを01に�官�させて、4つの�X��を?y┐n)官�させていた�?ビット、すなわち2の3乗は8つの�X��を作り出す?ji└)�要がある�?Vが111、2.56Vが110、2.13Vが100、とどんどん細かく分割していき、メモリ�X��を作り出していた。4ビット/セルだと2の4乗、すなわち16の�X��に分割しなければならない。3Vの1111から、0Vの0000まで16の�X��で4ビット分を表現するのだ。

そうなると、オン/オフ比が細かすぎて1と0のマージンが��常に狭くなる。このため、�Hビット/セルの�\術では、メモリビット数の誤り�ﾙ��v路ECCが�L(f┘ng)かせない。Western Digitalは、NANDフラッシュのECCや、同じビットばかりを何度も書き換えない平��化�\術などを含むメモリコントローラ�\術が優れているといわれる。このほど、WDが発表したプレスリリースには、どのようにして実現したのかについては触れていない。

同社は今�v開発したテクノロジーをBiCS3 X4と�}んでおり、この4ビット/セル�\術を次の96層の3D-NANDにも使っていくと述べている。8月にカリフォルニア�Ε汽鵐織�ララで開��(h┐o)されるFlash Memory Summitでは、BiCS3 X4�\術で作ったリムーバブル����とSSD（半導��ディスク����）を見せるとしている。NANDフラッシュ�\術は、プロセス的に平�Cから立��へと向かい、さらに1ビットのメモリセルに�Hビットを構成する�\術、それを��常に動作させるためのコントローラ�\術、と設��アーキテクチャレベルまで含めた��争になっていくようだ。

参考�@料
1. Western Digital Announces Four-Bits-Per-Cell (X4) Technology on 3D NAND (2017/07/24)