図1　Lattice Semiconductor社アジア�諒人涼楼茲�����マーケティングディレクタのYing Chen��

単なる小型・低消�J電��だけではない。性���Cでも1.5Gbpsの差動インターフェイスや、1レーン5GbpsのPCIeインターフェイス、さらに2.5GbpsのMIPI D-PHY8レーンといった高�]シリアルインターフェイスも集積しており、カメラからの画�欺萢�に向く。

加えて、LUT（ルックアップテーブル）としても組み込みビジョン応��として�x場ニーズが最も�HいLUT 4（4入��1ビット出��のLUT）を��いた。LUT 6だとバッファが�jきすぎるため身軽なLUT 4を採��した、と同社アジア�諒人涼楼茲�����マーケティングディレクタのYing Chen��（図1）は述べる。LUT 4のアーキテクチャで28nm SOIプロセスをプラットフォームとしたのは、「LUT 6が電�Zだとしたら、LUT 4はバイクのような身軽さなので、さまざまな����が開けるためだ」とChen��は言う。

最�Z、登場したFlex Logics社もLUT 6= 1.6 LUT 4というレポートを出しており、XilinxやIntel/AlteraのLUT 6ベースのFPGAと比べ、身軽なロジックセルだとエッジ応��が狙えるとしている。

今�vのプロセスプラットフォームでは、SOI（Silicon on Insulator）構�]であるため、ソフトエラーに�咾�、信頼性は100倍以��、すなわちソフトエラー率が1/100以下だという。ソフトエラーは�O���cの宇宙線やICセラミックパッケージ内に含まれる同位元素のアルファ放出によって��きるビット反転エラーのことで、電源をリセット(再��動)すれば�v復する。��線や�]絡などの完��な故障であるハードエラーとは違い、電源を切り直しさえすれば�v復する。いわばフリーズした時がソフトエラーである。

加えて、SOI構�]はドレイン-ソース間のリーク電流が小さいため、消�J電流も低い。4万ロジックセル��度の��模の他社����と比べ、消�J電��は待機時で75%低いという。ICパッケージ�C積が他社の15×15mmと比べ、1/6しかない。

図2　28nm SOIプロセスのCrossLink-NXの基本構成　出�Z：Lattice Semiconductor

この����CrossLink-NXは、17Kと40Kのロジックセルを�eつ二つの����からなる。いずれも入出���霾�は専���v路で作っており、高�]にしている��図2のようにロジックセルやDSPコアに加え、ハードウエアのPCIeインターフェイスや、MIPI D-PHYインターフェイス、高�]な差動�擬阿妊廛蹈哀薀泪屮襪�12組のI/Oインターフェイスなどを設けており、外�陲箸猟命��]度を�屬欧討い襦�さらに高�]の��動�v路も設けており、3msでI/Oを��動し、8msでデバイスを��動する。

40KロジックセルのCrossLink-NV-40と、17KロジックセルのCrossLink-NX-17の����はそれぞれ、微��にマクロセルの�jきさが異なっているが(図3)、外��けメモリを使わない場合にはRAMブロック容量が2.5MビットのNX-17����、メモリを外��けして���咾靴燭ぞ豺腓砲�1MビットのNX-40����が向く。組み込みメモリブロックはNX-17が0.4Mビット、NX-40は1.5Mビットである。これからのAI推�b処理を見据えて、ロジックセルあたり170ビットの内�泥瓮皀蠅魎泙鵑任い�。

図3　CrossLink-NXファミリの2���|　出�Z：Lattice Semiconductor

FPGAをプログラムするための開発ツールのラティスRadiant 2.0は、ウェブからダウンロードできる。オンチップデバッグが使いやすく、タイミング解析ツールやEDO（Engineering Change Order）エディタを搭載し、シグナルインテグリティも解析できる。ダイナミックにアクセスして、ビットを変えることもできるという。