AIメモリは、HBM2Eか、GDDR6か
AIチップと連動するメモリは、DRAMをスタックに積み�_ねたHBM2Eか、それともGDDR6 SDRAMか、どちらが適しているのだろうか。その答えをRambusがこのほど��らかにした（図1）。�O動運転のレベル3になると����認識の演�Q処理でメモリバンド幅は200GB/sを��えるようになる。では、どのメモリを���Iすべきか。
図1 HBM2E vs GDDR6メモリシステム 出�Z：Rambus Whitepaper
AIの学�{�ξ�は���]に高まってきた。2012�Qから2019�Qまでに30万倍も高まり、3.43カ月ごとに2倍というムーアの法�Г鬚靴里粟�いで���\しているとRambusは述べる。��にクルマの��故を防ぐために完���O動運転に相当するレベル5では、ダイナミックに交通信�､筝鯆棉戎�に反応し、素早く�官�すべき操作を予�R・実行しなければならない。これはメモリにとって極めて高�]のバンド幅が求められる。
AIメモリとして、�T�bを言えば、学�{��にはHBM2E、エッジなどでの推�b��にはGDDR6が向く。これがRambusの�T�bである（参考�@料1）。
メモリバンド幅の広いHBM2Eは、HBM（High Bandwidth Memory）の最新版である。HBMは、DRAMメモリを複数��スタックしたもので、HBM2は最�j8��まで�_ねていく。DRAM1��の性�Δ呂修譴曚氷發�ないが、スタックすることでHBMとしてのトータルの容量と性�Δ蝋發ぁ�1ピン当たりのデータ転送レートは2 GT/s (Gigatransfers per second) になり、HBM2は256GB/sを実現できる。パッケージ当たりのデータ量は8GBとなる。HBM2の高位版がHBM2Eで、1ピン当たりの転送レートは3.2GT/sとなり、バンド幅は410GB/sと広い。最�j12��のDRAMチップをスタックでき、最�j24GBとなる。
図2 HBM2EとSoCを配線するためにインタポーザを�W��する 出�Z：Rambus Whitepaper
データ出��ラインは1024本もあるため、コマンドとアドレスの配線も加えると1700本にも�\える。�k般のプリント�v路基��では�官�できないためシリコンのインタポーザを配線�v路として�W��する（図2）。まさに3D-ICそのものである。
HBM2Eは1個で410GB/sという広いメモリバンド幅を提供できるため、4個あれば1.6TB/sという��高�]システムができる。AIではデータセンターにおいて学�{させているため、HBM2Eはデータセンターでの学�{�W��が適している。1個で高�]・�j容量であることからボードスペースの�I約になり、スペースに厳しいデータセンターには�~効である。また、消�J電��は低いため、データセンターの冷却コストを削��できるというメリットもある。
ただし、問��はコストと複雑さである。DRAMを最�j12��も�_ねて実�△垢襪海箸魎泙瘋�てのパッケージング工��が複雑になる。しかも工��が長くなる分、歩�里泙蠅睛遒舛襪燭瓠▲灰好隼\にもなる。
�k�気�GDDR6は、これまでのGDDR SDRAMを踏��したメモリであり、1チップながら性�Δ郎任盥發ぁ�GDDR（Graphics Double Data Rate）は20�Q間、ゲームやグラフィックス向けに設��されてきた。GDDR6の電源電圧は1.35〜1.5V��度と低く、データレートは16Gbpsと高い。GDDR5と比べると、データレートは2倍になっており、容量も2倍の16GBになる。
図3 GDDR6は��来の実�△悩僂燹―儘Z：Rambus Whitepaper
GDDR6は、HBM2Eに�瓦靴董Å�来のDRAM���]�\術そのものの��長なので、パッケージングの�Mしさはなく（図3）、量���\術そのものを使えるためコストは低い。しかも��来のプリント�v路基��に実�△任�るため、低コストで�J�Tプロセスをそのまま使える、というメリットがある。
ただし、メモリ1個のバンド幅は狭く、200GB/sのメモリシステムを構成する場合、4個��要となる。これはGDDRの1ピン当たりのデータレートが16Gbpsであり、データバスは、1チャンネルあたり16ビットでこれが2チャンネル�△┐討い襪燭�32ビットのインターフェイスバスに相当する。すなわち、16Gbps×32＝64GB/sのバンド幅になり、200GB/s以�屬離轡好謄爐砲�4個��要であることがわかる。
GDDR6の問��は、��高�]のチップが�eつシグナルインテグリティ（SI: 信�ﾃ藜妥戞砲任△襦�SIは、データ信�､鯀�るときのパルス�S形が、�pけ�Dるときに歪んでいないことを��す指�Yである。��ずと言ってよいほど、��高�]信�､賄疏��{�`が長ければ長いほどパルス�S形は歪む。この�S形を����するプリエンファシスや等価�\術などが��要になる。タイミングマージンや電圧マージンも小さくなるため、�v路設���vはチップのインターフェイスからパッケージ、実�▲棔璽匹料蠍澎踊T性を考え、同時設��が�_要になる。
GDDR6のコスト、実���\術などをHBM2Eと比較すると、エッジでの推�b�W��が適しているとRambusは見る。量��に向く�屬�ADASのレベル3を実現するために4個で済むというメリットもあるからだ。��来のLPDDR5だと9個、LPDDR4なら13個も��要となり、レベル3の推�bシステムを構成するのに、GDDR6が最適といえそうだ。
参考�@料
1. HBM2E and GDDR6: Memory Solutions for AI
