図1　スバルの新型レヴォーグ　出�Z：Xilinx、スバル

ADASシステムは、�O動運転に向けたレベル1と2の運転�мqである。センサからの情報を元にシステムが�O動的に判��する、いわゆる�O動運転（�O��運転）はレベル3以�屬箸覆襦�ここでいうレベルとは、�盜颪��O動�Z�噞団��であるSAE Internationalが定めた�Y����格を指す。レベル0〜2までは運転の主��が人間のドライバーであり、ADASシステムがドライバーを�мqする。レベル3は��定の場所でシステムがクルマを操作し、�g��時のみ人間が操作する。以�T、��定の場所での完��な�O動運転はレベル4、どの場所でも完��な�O動運転がレベル5となる。

レベルが進むにつれ、チップ仕様は��雑になり、その�|類も�\えていく。また人間主��のレベル1や2でさえもセンサにカメラ、�軍粟�カメラ、レーダー、LiDAR（Light Detection and Ranging）などのセンサによってもセンサフュージョン機�Δ亙僂錣襦�どのセンサとどのセンサからのデータを組み合わせるか、センサフュージョンはクルマの設��思�[によることが�Hい。このため設��に3〜4�QもかかるASICの出番はもはやない。となるとSoCかFPGAか、という���Iになる。

XilinxのFPGA内�鼎�Zynq Ultrascale+ MP SoCは、�@��のマルチプロセッサと専��化可�Δ�FPGAを搭載した半導��チップである（図2）。プログラミングツールは充実しており、�k般的なC言語でプログラムし、内�陲�LSI�Y��仕様のRTLに変換するツールが普及している。ソフトウエアでプログラミングするCPUで�U御と演�Qを行い、演�Q専��にはGPUで数値演�Qを行うことができる。どうしても専���v路にしなければならない場合にはFPGAでハードウエア�v路を作る。

図2　XilinxのZynq Ultrascale+ MP SoCのブロックダイヤ　出�Z：Xilinx

図2のプロセシングシステムは高�]に演�Qするような場合に威��を発ｧする。演�Q�ξ�の高いARM Cortex-A53のクアッドコアやキャッシュメモリなどを内�鼎�、さらにベクトル演�Qが��要な場合にはGPUのMali-400MPコアを�W��できるようになっている。�]度の��め�}となるメモリとのやり�Dりを�pけ�eつDDRコントローラ�v路も内�鼎靴討い襦�プロセッシングシステムの下（チップの中段）のブロックは、消�J電��を��らしたい場合に威��を発ｧする。ARM Cortex-R5のデュアルコアや暗�ｲ愁札�ュリティ�v路、パワーマネジメント�v路、システム�U御�v路などを搭載している。これらの�v路を16nmプロセスで���]している。

最も下のプログラムロジック�v路がFPGAである。ここでは専��のストレージ処理や信�ｽ萢�だけではなく、高�]の入出��インターフェイス�v路などをプログラムできる。いわばハードウエアで専��化する�v路である。

XilinxはこのSoCを新型レヴォーグの�O動ブレーキシステム「アイサイト」に搭載した。このアイサイトは2眼のステレオカメラで�i�気���野角を広げ、��折・左折・直進が入り混じる交差点での��故を防ぐことが期待されている。交差点での��故が交通��故����の�j�霾�を��めるからだ。歩行�vの巻き込みや��折�Zと直進�Zとの衝突、出会い頭での衝突など交差点での��故は�Hい。

Xilinxはこれまで15�Q間にわたり、�Z載向けのFPGA����を出荷してきた（図3）。����の出荷数量は1億9000万個にも達する。この内、7500万個がADASシステム向けだとしている。これらは28nmと16nmプロセスで���]している。

図3　Xilinxの�Z載�x場での実績　出�Z：Xilinx

ASICの設��に2〜4�Qもかけられない時代になり、もはや専��ICはよほど使���Q月の長いシステムにしか適さなくなった。コンピューティングシステムには、ソフトウエアでプログラムするCPUやGPUに加え、ハードウエアをプログラムするFPGAがHPCやデータセンターではかなり使われるようになりつつある。�Z載����でも単なるコントローラとしてECUだけではなく、演�Qを主��とするECUやドメインコントローラにはCPUシステムとFPGAが威��を発ｧする。Xilinxだけではなく、Intel（旧Altera）やLatticeなども�Z載�x場で成長する機会がありそうだ。