図1　�j(lu┛)きさ半分で同じ性�Α⊂嫡J電��が1/2のハイエンドFPGA　Xlinx Alveo　出�Z：Xilinx

HPC（High Performance Computing）の分野では、�@密なシミュレーションをこれまでよりも少ない消�J電��で高�]に演�Qすることが求められている。オーストラリアの国立研�|所CSIRO（Commonwealth Scientific and Industrial Research Organisation）では宇宙からの信��(gu┤)を1km平��(sh━)の土地にアレイ�X(ju└)に13万1000��設��したパラボラアンテナで�p信し、宇宙のナゾを解��しようと�Dり組んでいる。アンテナからのデータを集約し、420��のXilinx Alveo U55Cを��いて、�j(lu┛)量の�莟Rデータを処理する。フィルタリングと�i処理という�j(lu┛)��模な演�Qタスクをリアルタイムで実行するという。

Xilinxが�}�XけてきたFPGAは常にハイエンドのもので、今�vはアクセラレータカード（図1）ながら、長さを��来最高性�Δ�Alveo U280の半分に小さくした。このことで、FPGAの容量ともいうべきルックアップテーブルを2倍の2308K個をコンピュータに搭載できるようになる。��に高密度のストリーミング データや、高 I/O �Q術演�Q、ビッグデータ分析や AI アプリケーションなどのスケール拡�j(lu┛)を��要とする�j(lu┛)��模な演�Q問��に��化した設��となっている。

Alveo U55CにはHBM2のメモリを16GB搭載しており、総帯域幅は460GB/sとなる。同社でこれまでの最高だったAlveo U280の半分の�j(lu┛)きさながら同等性�Δ如⊂嫡J電��あたりの性�Δ呂曚�2倍となっている。

LatticeのFPGAは、エッジAI応��を狙ったもの。すでにSensAIと�}ぶ、AIソフトウエアスタック（図2）を提供してきたが、同社のFPGAであるLattice Nexusシリーズを搭載した開発ボードにAIの推�b機�Δ鳬mめ込むことで、ユーザーが欲しいAI機�Δ鮗存修任�る。LatticeのFPGAは、XilinxやIntel（旧Altera）ほどロジック数は�Hくなく、むしろ低消�J電��であることを��長としている。

図2　ビジョンAIに��化した開発ツールSensAI　出�Z：Lattice Semiconductor

例えばパソコンやスマートフォンでプライバシー保護のため、操作中に他人が�Zづいてくると�O動的に画�Cをぼかす機�Δ鮴澆韻燭蝓∩犧遒擦困���線がそれていると、ディスプレイを暗くしてバッテリ��命を�Pばしたりすることが可�Δ砲覆襦�

Lattice SensAI Studioを使って、AIを�mめ込む場合、クラウドなどから学�{済みにデータやモデルを��(li│n)�I(m┌i)し、�O分の応��に合うように転�ヽ��{させ、�O分の応��のデータを�Dり込み、コンフィギュレーション、そして�~単なトレーニングを行い、AIの最適化を図る。この�k連の動作を可��化するSensAIのダッシュボードで確認できる（図3）。

図3　クラウドの学�{データからソフトウエアを�／△靴�AIチップを最適化　出�Z：Lattice Semiconductor

学�{済みのデータは、例えばTensorFlowのフレームワークからAIデータを�eってくる場合は、TFデータをTFLiteデータに変換し、さらにC++コンバータでC++言語の変換した後で、CPUにソフトウエアを組み込むためのソフトウエア開発ツールLattice Propelを使ってプログラムを作成、デバッグやJTAG検�hなどを経て、FPGAハードウエアに�mめ込む。その場合のプロセッサとしてRISC-Vコアを��いる。LatticeのFPGAにはプログラム可�Δ淵襯奪�アップテーブルだけではなく、機械学�{専���v路（MAC演�Q�_(d│)+メモリ）やビジョン処理�v路などを集積している。

Latticeによると、複数の����を低消�J電��で分類できるようになる。33fps（フレーム/秒）で224×223画素のフルカラーディスプレイから分類する場合でも、FPGAのCertusPro-NX（Nexus）を使って消�J電��は400mWで済むという。

国内でも、ルネサスエレクトロニクスは、Dialog Semiconductorを�A収したことによって、FPGAビジネスを�u(p┴ng)た。Dialogは、2017�Qに小��模FPGA「GreenPAK」を提供するSilego社を�A収している。SilegoのFPGAは、1Kあるいは2K��度のルックアップテーブル（LUT）を集積しており、5000ゲート以下のロジックを?y┐n)��?j┫)としている。

今�v、開発環境も提供し、VerilogベースのHDLモードと、�v路図ベースのマクロセルモードの2�|類を提供する。小��模のロジックを組むシーンとしては、ベースとなるプロセッサは変えずに機�Δ鬟蓮璽疋Ε┘△納{加する場合や、ボードに�gらばるディスクリートやCMOSロジックなどを�D理する場合などがある。�T外と��(ji┐n)要は�j(lu┛)きく、ちょっとした集積が��要な�v路向けにGreenPAKは10億個以�屬僚于拏太咾�ある。

参考�@料
1. 「企業�A収の相乗効果を2�Q以内に��(j┤)したDialog」、セミコンポータル (2019/05/23)