図1　メンターグラフィックスのウォリー・ラインズCEO

ラインズ��は東�B・六本�vで開かれた2010 EDA Tech Forumの基調講演で�崕劼靴燭�、同��は�盜颪糧焼���業�cにおける�b客の�k人である。設���\術はいつの時代でも古い�}法を使い��けるとコストは�\加する�k�気砲覆襦Ｎ磴┐�RTLは1990�Q代初めに導入されたが、そのRTL設��から、マスクへの落とし込みまでの間の作業工��を、いかにコストを�屬欧困亡岼磴い両�ない設��図（マスク）を作るか、に�R��されてきた。トランジスタ1個当たりのコストは毎�Q35%で低下してきたが、複雑になりすぎてきた半導��チップの設�����]のコストダウンへの努��は限りなく��くようだ。

これまで微細化が��くとマスクコストが�\える、���]コストが�\える、設��コストが�\える、というトレンドを表すグラフをさまざまな文献で見かけたが、同��が見せた興味深いグラフは、実際にはそのようになっていないことだった。180nm時代の2002�Qにマスクコストを予�Rした時、それは65nmでは300万ドル、32nmでは700万ドル弱になると言われた。しかし実際には、65nmでは50万ドル��度、32nmでも200万ドルにとどまっている（図2）。���]コストについても同様で、1998�Qの予�Rでは、2010�Q時点での現実のコストと465億ドルもの開きがある(図3)。設��コストも同様で、RTL�}法だけでは集積度の向�屬昧�く�官�できないが、検証�}法やTLM（トランザクションレベルモデリング）、DFM（デザインフォーマニュファクチュアリング）、配��配線などさまざまな�}法の工夫によって�官�してきた(図4)。

図2　微細化してもマスクコストを�屬欧覆い茲Δ帽�夫してきた

図3　プロセスコストも�屬�らないように工夫してきた

図4　さまざまな設���}法でコスト�峺�を抑える

今後、さらに集積度が�屬�りトランジスタ数が400億個の時代（2018�Q）になっても通��するような設��ツールの動向についても同��は述べている。400億トランジスタという数�Cはとてつもなく�Hい。なにしろ地球外には1000億個の銀�Qがあり、�kつの銀�Q�Uには1000億個の星があると言う。これまでの集積度の向�屬魍為Uすると、1000億トランジスタになるのは2020�Qすぎになる。今は�Q率49%�\の割合でトランジスタ数の向�屬���いているが、2018�Qに向けた設���}法の工夫についてレビューした。

図5　2018�Qには集積度は400億トランジスタに

設���}法を次の4つの分野で工夫することで実現できるとした：1)システムレベル設��、2)機�Ω‐據�3)�駘�設��と検証、4)組み込みソフト開発。

システムレベル設��では、設��の抽��度をもっと�屬欧襪海箸��_要だとして、RTLからトランザクションベースでの設��へ、さらにトランザクションベースのモデル�收�、そしてC言語やSystemC言語、UMLなどでの設��へと抽��度を�屬欧襪函∪濕�が楽になる。例えば、数10億トランジスタを数億ゲートの�b理設��に�屬欧討い�ことと�瑤討�り、数億ゲートの�b理なら数100万行のRTLに相当するが、TLMあるいはC言語ベースのコードだと数100行で収まるという。

検証�\術に�瓦靴討癲△�つては�b理�v路ベースの設��に�瓦靴謄押璽箸筌肇薀鵐献好織譽戰襪離轡潺絅譟璽轡腑鵑鬚靴燭�、1990�Q代からVHDLなどの言語ベース設��に変わり、それに�瓦垢觚‐擇聾生譽戞璽垢離轡潺絅譟璽轡腑鵑農��Δ鮓‐擇靴討�た。これからはシステムベースの設��に�瓦靴董▲轡好謄爛戞璽垢離轡潺絅譟璽轡腑鵑農��Δ鮓‐擇垢襪海箸砲覆襦�

システムレベルの設��では、TLMのモデルを�收�する��要がある。��にタイミングと消�J電��に関して設���疑砲亡陲鼎い謄皀妊襪鮑遒蝓�解析し、時には�T��し、タイミングと消�J電��の最適化を図る。

検証�\術では、�N長的な検証を�Vめる、賢いテストベンチを�收�する、ソフトウエアシミュレーションではなく、スパコンなどのハードウエアアクセラレータでエミュレーションする、といった�}法を使うことになる。フォーマリティの検証とダイナミックなタイミング検証をミックスしながら使う。こういった考えられうるすべての�}法を�~使して、5M〜1T（10の12乗）倍に検証�]度を�屬欧襪海箸�できるという。

配��配線レイアウトという�駘�設��では、これまで4�Qごとに新しい�\術が出てきたが、最�ZではMCMM（マルチコーナー、マルチモード）と�}ばれる�}法を使ってDFMを考慮した�駘�設��を行うようになってきた。これは、例えばスリープモードや待機モードなどと動作モードでは消�J電��と性�Δ�違うため、プロセスバラつきや�a度変動などの��容�J囲（これをプロセスコーナーと�}ぶ）の条�Pを数10〜数100個設定し、それぞれに渡って���Qし、パターンの形�Xをシミュレーションする。もちろん、配線����も考慮に入っている。

図6　�駘�設��の新しいトレンドはMCMM

図7　マルチモードについてプロセス��容度を考慮する

���Q��模が余りにも�jきいため、マルチスレッドやマルチプロセッサなどの並�`���Q処理�\術を�~使する。こういった配��配線設��と検証を繰り返しながら、改良・�T��し、歩�里泙蟆���につなげて行き、1�vで動作するようにする。こういった��ての�}法を�~使して�駘�設��と検証を�]時間で終わるようにする。

SoCの設��ではソフトウエア開発にかかる時間は�Q々�\え��けている。組み込みソフトウエアの開発や検証を�O動化するような仕組みが求められている。今のところ、ソフトウエアを再�W��できるような形にする、�O動�ZのECU設��に��いられているようなAUTOSARを�W��する、オープンスタンダードのアンドロイドやリナックスを�W��する、といった�}段がある。これまでは、ユーザーごとにドライバやプロトコルスタックを作ってきたが、こういったソフトウエアの�@��を再�W��する�妓�に�eっていく。

図8　ソフト開発のウェートが�咾泙襦��u色がソフトウエアコスト

ラインズCEOは、LSIでやってきたようなEDAツールの進化の形でソフトウエアも�O動化して開発・検証することで、400億トランジスタの半導��を設��・���]できるとしている。