図1　Talus Vortex FXを導入して配��配線もクロックも�O動的に最適化

図2　��来のネットリスト以�Tの設��フロー

2007�Q1月に最初のiPhoneが発表されて以来iPhone3G、iPhone3GS、最新のiPhone4まで4機�|開発され、2011�Q1月にはiPhoneVzが発表される��画だが、4�Q間という極めて�]い間にアップル社は次々と5機�|もの新����を出してきている。スマートフォンの心臓�陲箸覆襯▲廛螢院璽轡腑鵐廛蹈札奪気魯謄�サスインスツルメンツ（TI）やサムスン電子が次々と設��提供してきた。こういったアプリケーションプロセッサの集積度は数�臆�から��億トランジスタという巨�jな��模になる。これまでと同じ開発期間でさらに集積度の高いSoCをどうやって設��するか。

集積度が高まるにつれ、プロセスの微細化も�Lかせなくなる。プロセスのバラつきは相�甘�に�jきくなり、歩�里泙蠅魍諒櫃靴��屬陪�てのトランジスタは電圧や�a度が変化しても��常に動作しなければならない。さらに、消�J電��は�\えてしまいがちになるが、これも�\やすことは��されない。今最先端のSoC�屬任禄jざっぱに言って20%のトランジスタが動作し、80%が停�Vしていると、マグマ社デザイン・インプリメンテーション・ビジネスユニットのマーケティング担当副社長のボブ・スミス��は言う。集積度が�屬�るとさらに動作・停�Vを細かく�U御しなければならない。電源電圧を細かく変えたり、停�Vモードを�v路ブロック内でも適��するなど、いわゆる動作モードがもっと複雑に�\えてしまう。

図3　動作モードもプロセスコーナーも�\加、�棺茲�求められる

この解の�kつが今�v、マグマが発表したTalus1.2である。LSI設��工��では、システム設��・�b理設��の�T果をRTL出��し、検証を終えた後、�v路の接��情報となるネットリストを�收�し、最後に配��配線のマスクパターンGDS-IIを�收�する。このEDAツールは、RTL出��からGDS-II出��までのツールである。設��時間を�]縮することが最�jの��長であり、このために、�b理�v路ブロックを�O動的に分割し、分割したエリアをそれぞれのコンピュータで���Q、配��配線を行ったあと、もう�k度合成する。並�`処理することでレイアウトの���Q時間を�]縮するという�lだ。

図4　分割、並�`���Q処理、合成、という�}順により設��を�]縮

Talusを使って40nmプロセスで2000万セル（8000万ゲート��度相当）のSoCを設��する場合のコストを比較した。その�T果、デザインサイクルが��来の12カ月から6カ月に��り、エンジニアの数は60%��少、ハードウエアのマシンの数は65%��少したことで、��コストは��来の1200万ドルから200万ドルに��ったと見積もっている。

このTalus1.2には、MM/MC（マルチモード/マルチコーナー：動作モードがさまざまあり複雑になる�X��と、プロセス・電圧・�a度の変動を考慮に入れる�X��）の最適化を同時に図るという機�Δ�ある。このツールがバラつきのシナリオを��め、それを最適化、さらにマネージするとしている。さらに20nm��のプロセスで�_要になってくるAOCV（先端プロセスにおけるオンチップばらつき）に�瓦靴討癲▲蹈献奪�フローに�pってタイミングとの相関をきっちりと管理する機�Δ�ある。タイミングを解析しタイミングエンジンがフローと�k致させる�\術だという。微細なプロセスでは配線の���Cが高アスペクト比の�X��になり、配線間が�Zづくため配線間の寄�斃椴未��jきくなってくるが、このクロストークの�e険性がある場合を�cけるという機�Δ發△襦�

このツールのメリットは、LSI設���vが階層設��を�T識しなくても、Talus Vortex FXが�O動的にパーティショニングし、���Qしてくれることである。しかもタイミングを見ながらの設��なのでクロックに不�差腓�あれば戻るようになっている。

Talusのビジネスモデルは、ソフトウエアライセンスであるが、�O動的に分割してCPUで���Qするため、分割数に応じてライセンス料金が��まるようになっている。�j�}メーカーなら使い放��という契約もあるとしている。