図1　メンターCEOのWalden Rhines�� (左) とマーケティングディレクタのStephen Pateras�� (��)

3次元ICは、微細化でコストダウンをしにくくなってきたことに�瓦垢覯鬚世箸い┐襦�メンターグラフィックスのCEOであるWalden Rhines��(図1)は、これまでの微細化��向では90nmプロセスでは�i世代に比べ47%のコストダウンになったが、65nmで12%、45nmでは9%、32nmで2.5%、とコストダウンの幅が少なくなってきたと指�~した。22nmになると逆に2%のコストアップになるという。コストダウンはラーニングカーブ（�{�^曲線）に�pって実現してきたが、22nmの先は�\術を�{�^しても微細化によるコストダウンは�Mしくなってきたという�lだ。3D ICがそのコストダウンの解となりうる。

3次元ICの最�jの問��はコストだといわれるが、コストを��める要因のなかでも歩�里泙蠅鬚い�に確保するか、がさらにそのカギを�曚襦Ｎ���チップを3次元加工した後でも良��/不良��をテストする場合に、単に接��がうまくいっているかどうかだけではなく、例えばメモリならテストパターン通りの答えを出せるかどうかもテストしなければならない。複数のチップのテスト時間を�]縮し、しかも��てのトランジスタをチェックできるようにカバー率を�屬欧覆韻譴个覆蕕覆ぁ�

システムLSIの設��・検証ツールを�}�Xけてきたメンターは、3D ICをテストするための����シリーズTessentを開発した。この����を使えば、スタックされた複数のチップを階層的にスキャンし、さらにBIST（built-in self test）�}法でもテストする。チップ同士をTSVでつなぐ3D ICに加え、インターポーザを介する2.5次元のICにもTessentは使える。

Tessentではまず、ロジックチップのゲート�v路をできるだけ��てカバーし、しかも�]時間でテストすることをメンターは考えた。カバー率の高い���凜薀鵐瀬爛僖拭璽鵑鯣��擇垢�Tessent LogicBISTと、テストデータをできるだけ�jきく圧縮してテスト時間を�]縮できるスキャンパターンを�收�するTessent TestKompressを組み合わせたツールを���Tした。

次に、ロジックとメモリやアナログIC、高�]I/OインターフェースICなどをスタックする場合に�△┐董▲蹈献奪�BISTとメモリBIST、アナログテストおよびバウンダリスキャンテストを組み合わせた。これらの����には、Tessent MemoryBISTとTessent BoundaryScan、Tessent PLLTest、Tessent SerdesTestなどがある。これらを使うことによって、テストコマンドを�Qチップに送り、�Qチップを通ってテストパターンを送り込むことができる。最�jのメリットは、3D ICをパッケージングした後でさえ、チップごとにテストできることである。この階層的な�}法はIEEE1149.1��格に��じている。

図2　ロジックに集積したメモリBISTを使いDRAMにテストパターンを送り込む

例えば、ロジックとスタックしたメモリをテストする場合には、ロジックチップに集積したメモリBIST�v路を使う(図2)。この場合、3D ICのI/O端子からロジックチップのBIST�v路を動かし、ATPG（�O動テストパターン発�昊_）からメモリ��のテストパターンを送り込む。その�v路からメモリのアドレスバスやデータバスをアドレッシングすることで、メモリへテストパターンを送り込むことができる、と同社シリコンテストソリューションズ�靆腓�����マーケティングディレクタであるStephen Pateras��(図1��)は述べている。