メンターグラフィックス、専��プロセッサを開発、エミュレータを2倍高�]化
メンターグラフィックスは、高�]のエミュレータVeloce2と、SoCの周辺インターフェース�v路をソフトウエアで検証するツールVeloce VirtuaLABをリリースした。エミュレータは、膨�jな時間がかかるソフトウエアのシミュレーションの代わりにハードウエアを組んで「シミュレーションする」もの。Veloce2もVeloce VirtuaLABも時間のかかる検証作業を�]時間で行うための開発環境である。
図1 エミュレータに搭載したリコンフィギュアラブルIC 出�Z：Mentor Graphics
Veloce2（ベローチェ）は、��1世代のVeloce1エミュレーションツールよりも高�]に検証するために、��来のFPGAなどではなく専��のリコンフィギュアラブルなプロセッサIC「Crystal2」チップを搭載した。この�T果、��1世代のVeloceと比べ、性�Δ肇�ャパシティは2倍に、�攵掚は4倍�屬�るという。このチップは、メンターがハードウエアエミュレーションするための専��IC。検証作業はシステムごとに構成が変わるため、プログラマビリティが要求される。このICでは、LUT（ルックアップテーブル）の情報を変えることで開発すべきSoCに組み込むソフトウエアを変えることができる。機�ε�には、高�]のコンパイル、フルデバッグの可��化、メモリモデリング機�Δ��△┐討い襦�しかも65nmプロセスで設��しながら、機�Δ�45nmプロセスチップを���vる性�Δ世箸靴討い襦�
エミュレーションするための専��ICを同社が開発したのは、組み込みシステムやSoCではソフトウエアの�_要性が�\してきているためである。ソフトウエアの量が�\えれば検証時間が膨�jになってしまう。ソフトウエアを�~使するプロセッサのコア数は2004�Qに平均1.06個だったが、2007�Qは1.46個、2010�Qには2.14個と�\えてきている。プロセッサのコア数やプロセッサ数が�\えてくるということは、それだけソフトウエアの負担がかかるということである。実際、SoC開発におけるソフトウエアコストは�Q々�峺�している(図2)。
図2 ソフトウエアの比率がますます高まるSoC 出�Z：Mentor Graphics
そうなると、ソフトウエアのデバッグや、フォーマリティチェックだけではなく、SoCの�v路をチェックするためのテストベクトルの�收�や、それをシミュレーションするための検証作業が��要になってくる。例えば、デジタルカメラに60フレーム/秒という高�]動画機�Δ���ける場合（1000万ゲートクラスの比較的小��模�v路）、リアルタイムOSを��動して60フレーム/秒の処理を行うのに20億�vのクロックサイクル数が��要となるという。これをソフトウエアでシミュレーションすると309時間（13日）かかるが、Veloceを使ってハードウエアでエミュレーションすると20分で終わるという。つまりVeloceエミュレータはシミュレーションよりも800倍も高�]である。しかも検証作業にはテストベクトル開発とシミュレーションなどの作業が検証作業の半数を��えるという。この作業に高�]エミュレータを導入することで、検証時間を少しでも�]縮しようというものだ。
もう�kつのツール、Veloce VirtuaLAB は、SoCの主要な周辺インターフェース（USBやEthernet、PCI Express、SATA、SAS、video/audio）をシミュレーションするためのソフトウエア。Veloce VirtuaLABには、これらのインターフェースのRTLを統合している。このためターゲットとする周辺インターフェースの環境をソフトウエアで再現できる。��来は、�駘�的な周辺インターフェースのエミュレータへの接��にはハードウエアのアダプタを介して行っていた。Veloce VirtuaLABだとソフトウエアレベルで周辺インターフェース�v路のシミュレーションができる。このため、ハードウエアがまだ���]されていない段階からハードウエアと組み込みソフトウエアの検証を同時に進めることができ、����開発サイクルを�j幅に縮めることができる。
