図1　LSI設��検証の4つの新����ツール　出�Z：Siemens EDA.

LSI設��では今やLSI����の�v路が出来てから、それに搭載するソフトウエアを開発するのではなく、最初の段階でハードウエアの仮�[的なプラットフォームをまず作成する。その仮�[プラットフォーム�屬妊愁侫肇Ε┘△魍�発し始める。そのソフトウエアのワークロードが応���x場で適切かどうかといった解析を実際にシミュレーションするために、検証ツールVeloceにソフトウエアを載せ検証する。このため、ソフトウエアとハードウエアのハイブリッドという�T味で、HYCON（HYbrid CONfigurable）と�}ぶ。

SoCのハードウエア�屬任魯轡螢灰��屬暴言僂垢戮�IPブロックをRTL設��、さらにそれらを組み合わせてSoCのRTL設��を行いRTLレベルを完成させる。その後、ゲートレベルの�v路に落とし、ネットリストで�v路配線情報を作成するが、ネットリストの作業は最�Z�b理合成ツールで�k気に行うことが�Hい。最後に配��配線レイアウトを済ませる。

この間、設��工��ごとに��確に記述されているかどうか、バグがないかどうかなど検証作業が入り、後半で配線�屬良��差腓妊譟璽轡鵐阿筌好�ューなどタイミングの問��を��こさないように検証するが、ソフトだけでは�科�に�h価しきれないため、ハードウエアでの検証作業が�Lかせない。

今�vの新����の検証ハードウエアエミュレータは、コンピュータそのものであるVeloce Strato+と、FPGAボード10��からなり、プロトタイピング可�Δ�Veloce Primo、そしてFPGA�屬�SoCのプロトタイピングが可�Δ�Veloce proFPGAの��つを揃えた。

図2　��2世代のLSI設��検証エミュレータVeloce Strato+　出�Z：Siemens EDA

最初のVeloce Strato+は、��1世代のVeloceをアップグレードしたハードウエアエミュレータであり、最�j150億ゲートのSoCまで拡張できる。��1世代と比べ、1.5倍の容量を�eち、100万ゲート当たりの消�J電��は12Wだという（図2）。設��の早い段階で仮�[的なSoCモデルを構築し、実際のファームウェアやソフトウエアをVeloce Strato+で走らせて検証する。�b理の検証が済んだら、次はタイミング検証である。

同じ設��をVeloce Primoでは、実際の�ZいスピードでSoCモデルを動かし、ソフトウエア/ハードウエアのインターフェイスを検証し、アプリケーションソフトウエアを走らせることができるという。Veloce Strato+とVeloce Primoは同じRTL、同じ仮�[検証環境、同じモデルを使って検証する。

また、SoCをFPGAでプロトタイピングする場合はボードのVeloce proFPGAを使って検証しSoCを�h価できる。Veloce Primoは、FPGAを搭載したボードを10��搭載した1��の����を4��ラックに搭載したもので、最�jで320個のFPGAを搭載している。半導��企業がプロトタイピングでSoCをFPGAで作��しそのSoCを検証するのに使われている。

AMDのCPUであるEPYCプロセッサや、ArmのCPUコアの開発にもFPGAプロトタイピングの検証に使われたとしている。

��1世代のVeloce Stratoには独�Oに開発したチップCrystal3を搭載していたが、今�vの��2世代ではチップも新��に��こした。新チップCrystal3+は、2.5DのSoCであり、�i世代のVeloce Stratoでは16チップを搭載していたが、今�vのマシンには24チップを搭載したという。

検証��のエミュレータは�j�}の半導��メーカーはVeloceを�Aい�屬欧襪�、それ以外の半導��メーカーはプロジェクトベースでリース契約するケースが�Hいという。また国内では��川にあるメンターグラフィックスジャパンのオフィスに設��しているVeloceをリモートでも使えるようにしているという。