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カーエレクトロニクスの機���W��ISO26262やASILを満たすSoCを設��することが�Mしくなってきた。人や白線、障害�顱�交通�Y識などの認識アルゴリズムは演�Q処理が�j(lu┛)変になる�屬法�SoCで実現する場合にはレイアウトやタイミング設��が複雑になる。さらに、�W����格を満たさなくてはならない。機���W��を容易に実�△任�る�\術を、��(sh━)国とイタリアのベンチャーArterisとYogitechの共同チームが発表した。 [→��きを読む]
Imagination Technologiesは、これまで最高性�Δ鮓悗辰討い織哀薀侫�ックスIPのPowerVR 6シリーズの2倍の性�Δ鮓悗襯轡蝓璽�7を発表した。これまでのPowerVRコアでは世代ごとに20~40%のペースで性�Δ��屬欧討�たが、今�vのシリーズ7では、性�Δ��j(lu┛)きく向�屬靴�(図1)。加えて、セキュリティも��(d┛ng)化されている。 [→��きを読む]
ソフトウエアベースの�R定�_(d│)メーカーNational Instrumentsが、マイクロ�SのCAD/CAEベンダーのAWRを�A収して3�Q。通信�\術が4Gから5Gへ向かうにつれ、両�vのシナジー効果(参考�@料1)が��確に表れてきた。複雑な5G�\術をソフトウエア無線（Software defined radio）で�官�し、マイクロ�S･ミリ�S�v路をAWRのAnalyst/AXIEMシミュレータで設��する。 [→��きを読む]
��低電圧デバイス�\術研�|組合（LEAP）は、Te（テルル）を使うカルコゲナイド材料を��格子に積層させた�B(ni┌o)�^型メモリであるTRAMの理�bモデルを構築、性�Δ箴嫡J電��向�屬里燭瓩寮濕�指針を確立した。これをIEDM（International Electron Device Meeting）でレポートした。 [→��きを読む]
高集積ICへの要求は尽きない。しかもコスト�峺�(j━ng)を抑え、高性�Δ米��O機�Δ鮟言僂掘⊂嫡J電��を�屬欧覆ぁ９盻言�ICをどうやって設��するか。FPGAメーカーでさえ、ICの��機�Δ鬟廛蹈哀薀潺鵐阿垢襪海箸��Mしくなってきた。Alteraは�k般的なC言語のOpenCLでプログラムすることを提案し、デザインハウスのSynapse Designは設��専��の���Q機を開発した。 [→��きを読む]
高集積LSIは微細化プロセスがコスト的に見合わなくなるだけではなく、設���\術も��来のようなコストで出来づらくなってきた。28nm以�Tへと微細化すると共に1ゲート当たりのコストが下がらなくなってきたためだ。 [→��きを読む]
昨�Q、MIPS Technologyを�A収したImagination Technologiesがマルチスレッド・マルチコアの新しい64ビットアーキテクチャのCPUコア「Warrior」のミッドレンジI-クラス I6400を発表した。2014�Q2月に発表したローエンドのM-クラスI6400に加え、このファミリを揃えていく。ハイエンド��のP-クラスI6400も��画している。 [→��きを読む]
Mentor Graphicsは、CPUコアが異なるヘテロジニアスで、かつマルチコアのICを容易に設��できる包括的なソリューションを発表した。異なるOS（operating system）の�屬飽曚覆�CPUコアを集積するマルチコアICを設��・検証するのに向く。 [→��きを読む]
Mentor Graphicsは、Verification 3.0と称する時代に入ったと同社CEOのWally Rhines��(hu━)（図1）はGlobalpress Connection主��(h┐o)のEuroAsia 2014において述べた。検証作業にソフトウエアとハードウエアの両��(sh┫)を使うようになった2.0の時代から、グローバルなエコシステムが�L(f┘ng)かせないSoC時代に向いた、クラウドベースでのVerification 3.0時代に突入した。 [→��きを読む]
リアルタイム動作を可�Δ箸垢�CPUコアの最新版Cortex-Rシリーズに向けたARMv8-RアーキテクチャをARM社が発表した。これは、32ビットをベースとし、リアルタイムOSで動くARMv8-Rプロセッサに使われる�\術である。プロセッサIPについては発表していないが、このアーキテクチャは仮�[化�\術を使う。 [→��きを読む]
