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Western Digitalが�O社で設��しているICに集積されているCPUコアを��来のコアから、ライセンスフリーのRISC-Vコア（参考�@料1）に���C的に切り��えていく、と同社CTOのMartin Fink��(hu━)(図1)が語った。��来のArmやMIPSなどのCPUコアはライセンス料およびロイヤルティ料がかかる。RISC-VはUC Berkeleyが開発したコア。 [→��きを読む]
Cypress Semiconductorは、�O動�ZエレクトロニクスへのNORフラッシュをメモリ単��からマイコンも集積したメモリシステムへとソリューション指向を��(d┛ng)めている。�O動�Z����では何と言っても信頼性と�W��性は「絶�粥廚世�らである。いわばチップに信頼性と�W��性を組み込み、万が�k��故が��きてもフェイル-セーフシステムを確立する。 [→��きを読む]
オーストリアのアナログ半導��メーカーamsは、機械的なセンサから光を�W(w┌ng)��するイメージセンサ、化学センサに至るまでさまざまなセンサとその応��に��化することに舵を切り��えた。センサ単��だけではなく、センサとのインタフェースICやアルゴリズムなどソリューションまで�}を広げている。工業��イメージセンサの責任�vであるDIV Image Sensor SolutionsのシニアVP兼GMのStephane Curral��(hu━)が最�Z来日、その狙いを聞いた。 [→��きを読む]
Intelは、データセンターのメモリとストレージの階層構�]を見直すべき、新型メモリをサンプル出荷すると発表した。彼らは、CPUに最も�Zい層では��来のDRAM、次に3D-Xpointメモリを��いたOptaneパーシステントメモリ(図1)、その次に3D-Xpointメモリを��いたSSD、そして3D-NANDのSSDという構成を提案した。サンプル出荷を始めたばかりのパーシステントメモリは、最�j(lu┛)512Gバイトのメモリモジュール。 [→��きを読む]
IntelとMicronが3D-NANDフラッシュをそれぞれが独�Oに開発と販売を進めるとしたのはほんの数カ月�i。このほど再び共同開発することを表��した。それも4ビット/セルで96層の3D-NANDの開発である。単位�C積当たりのビット密度は最も高い��争��のあるチップとなる。 [→��きを読む]
Armは、IoTプラットフォームの「Arm Mbed Platform」を数�Q�iに発表したが、このほどその進化について��らかにした。すでに30万人の開発�vコミュニティと80社以�屬離僉璽肇福軸覿箸魴eち、このほどIBMやGMOグローバルサインとも提携、IBMのWatson IoT Platformでもデバイス管理ができるようにし、GMOがMbed Cloudを�W(w┌ng)��できるように認証した。 [→��きを読む]
組み込みソフトウエア�j(lu┛)�}のWind RiverのマルチコアSoC向けのリアルタイムOS（RTOS）であるVxWorks 653 4.0マルチコア版では、仮�[化構成を採ることができるが、その�W��性(safety)とセキュリティについて、来日した同社ビジネス開発ディレクターのAlex Wilson��(hu━)(図1)が解説した。 [→��きを読む]
Nvidiaは単なるファブレス半導��メーカーにとどまっていない。AI（ディープラーニング）やHPC（高性�Ε灰鵐團紂璽謄�ング）のマシンを設��するコンピュータメーカーでもある。最��(d┛ng)のGPUであるTesla V100（図1）を使いこなす。AIでは学�{だけではなく推�b��にGPUを動かすための推�bソフトウエアTensorRTの新バージョンも開発した。�O動運転��プラットフォーム、IoT��の推�bアクセラレータも提供する。こんな�eが浮かび�屬�る。 [→��きを読む]
オランダの�陵枦澱咼灰鵐宗璽轡▲�Sollianceは、144cm2の�C積で変換効率が14.5%と高いペロブスカイト構�]のソーラーモジュールを開発した（図1）。ペロブスカイト構�]の�陵枦澱咾蓮≪~機材料で構成する塗布型ソーラーセルであり、最�Z�R�`が���]に集まっている。2011�Qに小�C積だが10%を��えるものが発表されて以来、その勢いがあまりにも��だからである。 [→��きを読む]
ロームはSiCパワー半導��に��を入れてきたが、SiC MOSFETのデータセンターの無停電電源やソーラー発電をはじめとして電源��を中心に出荷が�\えている。2020�QごろからのEV（電気�O動�Z）����の拡�j(lu┛)に向け、これまでの工場では間に合わなくなることから、九�Δ涼涕綛�場（図1）にSiCデバイスの6インチラインを�\設する。 [→��きを読む]
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