TSMCが20nmのプロセスを来�Q��3四半期にリリース、14nmにも開発���}
最先端のIC開発では28nmの量��が始まったが、早くも20nmプロセスを2012�Qの��3四半期にリリースする、と��湾TSMC社のCTOであるJack Sun��(図1)は語った。Sun��は次の14nm以�Tについてもその見通しを語り、ここからはリソグラフィもデバイス構�]も�jきく変わることを��唆している。しかし、�O信に充ち溢れている。なぜか。
図1 TSMCのCTOであるJack Sun��
これまで130nm、90nm、65nm、40/45nm、28nmとやってきて、開発の���}から量��の立ち�屬�りまでの期間が実は、どんどん�]くなっていることがその�O信の裏にある。歩�里泙蠅膨樟楷愀犬垢襯僖拭璽鵑麗L陥密度は、130nmから40nmと微細になるにつれ、��容値以下になる期間が�]くなっている。例えば、90nmプロセスでは�攵盋がピーク時の50%になるのに12四半期（3�Q）かかったが、28nmプロセスは4四半期(1�Q)しかかかっていない。ただし、この期間の裏��けとなる����的なデータは講演で見せただけに�里泙蝓⇒出M集にも掲載していない。Sun��によると、28nmを量��してからのテープアウトの数は、40nmプロセスの量��を始めてから立ちあがるまでの期間が同じとしてほぼ2倍にもなるとする。28nmの歩�里泙蠅蓮�very good」と言い、�O信満々である。
20nmについてはすでにSRAMの試作と動作確認を終えており、メモリだけではなくプロセッサやロジックICのレジスタなどにも使えるレベルに来ていることを実証した。英ARM社と提携しているTSMCは、ARMのCortex-A9デュアルコアをテープアウトしており、10月にも20nmプロセスで作るCortex-A15MPCoreをテープアウトしたことを発表している（参考�@料1）。20nmのプロセス����は性�Δ鯆_��するCLN20G（HKMG）をまず提供し、次に低消�J電��のCLN20 SoC（HKMG）を2013�Qから提供する(図2)。20Gは最新28nmプロセスの28HP、20SoCは28HPMとそれぞれ比べて、性�Δ�2.1倍にスイッチング電��は0.75倍以下になると見積もっており、チップは35〜40%小さく、�]度は20%以���]く、消�J電��は30%以下に小さくなるとしている。
図2 2012後半から20nmプロセスをリリースする
20nmプロセスでは、ゲートラスト構�]を使い、ゲート絶縁膜を密にしながら薄くすることで微細化にも�官�し、配線�霾�は低�B�^のCu配線を使うなどの工夫を施している。Siの歪みに�瓦靴討�Geの配分量を変え、SiNの�霾�にも工夫を凝らし、これまでのプロセスを進化させるといった微��な工夫によって実現している。
20nmのリソグラフィでは、NA=1.35のArF�]浸リソグラフィのダブルパターニングを本命として使い、マルチビームを使う電子ビームリソグラフィと、EUV（NA=0.25）も導入している。ダブルパターニングでは独�Oの設��ルールを作り�屬押▲�スタマが露光を2�vに分けるためのマスクを作る��要はない。すべてTSMCがマスクを二つに分ける。
電子ビーム露光ではマルチビームのビーム本数を1万3000本に�\やしウェーハ処理��数として10 wph（wafers per hour）を��画しているが、現実のスループットはまだ1wphにも満たない。�k�機�EUV露光機としてオランダASML社のNXE3100を設��し27nmパターンをNA=0.25の反�o光学�Uで4.5 wph以下という�T果を�uている。
共に不�科�ながらも14nmではどちらかの���Iしかないとしている。マルチビームのEBではクラスタ構成で100 wph以�屐�EUVでもNA0.33の光学�Uで100 wph以�屬離好襦璽廛奪箸鰆`指している。
その次の14nmについても研�|開発を始めており、MUGFET、FINFETなどのデバイス構�]やGeをはじめとする高�‘暗拑猯舛鯢��C電子走行層に使うデバイスが検討に入っている。その実�xとして22nmのレイアウトで作ったFINFETを、昨�QのIEDMで発表しているが、サブスレッショルド電流の��きが70mV/decadeとプレーナ構�]では�uられない値を�uている。この値により、電圧を下げても動作できることを��し、逆にFINFETではなく��来のプレーナFETではもはやサブスレッショルド電流の��きを下げられないため、トランジスタは使えないとしている。ちなみに14nmでFINFET構�]だと0.75〜0.7V動作になりそうだとSun��は予�Rする。14nmではSOIはもはや���I肢に入らない。SOIは相変わらずニッチ�x場に使われるだろうが、メジャーにはなりえないと同��は見ている。
微細化とは別に高集積を達成する�\術として3次元ICがある。TSMCはサブシステムインテグレーションとして、プリント配線基���屬�DRAM8個とGPU1個のサブシステムを1パッケージに収めるSiインターポーザ�\術を提案している。Siのインターポーザには�H層配線を構成しておき、GPUとDRAMをその�屬縫侫А璽好瀬Ε鵑妊泪ぅ�ロバンプを通じ接��する（図3）。顧客�@は語らないが、セミコンポータルで紹介したザイリンクスのVertex-7 FPGA4個をインターポーザ�屬暴言僂靴振\術と�瑤討い襦�参考�@料2）。
図3 Siインターポーザ�屬�TSVでチップと接��
450mmに関しては、もっとグリーンな工場を作ることを�`指す。2013〜2014�Qには新�艚xにあるFab12にパイロットラインを作り、�攵�は��中にあるFab15で2015〜2016�Q頃に始める予定だとしている。
参考�@料
1. ARM and TSMC Tape Put First 20nm ARM Cortex-A15 Multicore Processor
2. 28nmのFPGAはインターポーザ�W��でTbps実現、マルチコア内�鼎能萢�・解析��に (2011/10/26)
