�j�}半導��メーカーが28nm、20nmデバイスの立ち�屬欧鶯�けているため、ベンダーも��来�\術のロードマップを��新してきている。��実、ICメーカーは10nm新����の出荷スケジュールについて語っている。GlobalFoundriesとIntel、Samsung、TSMCは、プロセスノードのオプションをさらに7nm、5nm以下へと微細化している。

ICメーカーが10nmまで微細化する可��性は高いが、7nm以下のレベルになると�H数の問��に直�Cする。最�jの問��は、7nmノードは来るのだろうか、ということだ。さらに5nmも可�Δ覆里�。3nmとなると��来は��く見えない。

もし半導���噞が10nm未満へ行くのなら、これまでやってきたようなゲート長のスケーリングというような�~単なプロセスではないだろう。7nmへ�々圓垢襪燭瓩砲蓮����気發覆ぅ灰好箸�かかるだろう。新しいトランジスタのアーキテクチャやチャンネル材料、配線を新たに開発しなければならないからだ。そのためには新しい���]����や材料も開発しなければならず、それらは�\術的に未�^であるか、まだ�T在していない。

�\術的にはR&Dレベルで7nm、5nmのチップを作ることはできる。問��の�kつはシステムに��要なコストと消�J電��に見合うデバイスを設��し、���]することである。もう�kつの問��は、��しいテクノロジを���Iすることだ。さまざまな���I肢がいまだに流動的だからである。

実に、さまざまなモノの中にあるこれまでのロードマップでは、先頭を行くトランジスタの�t��は、7nmレベルでは高�‘暗戮△襪い�III-V��のFinFETで、5nmでは次世代のトランジスタタイプに引き�Mがれるだろう。

今や、���I肢はいろいろなロードマップに書かれている。例えば、IMECの最新のロードマップによれば、III-V��FinFETは5nmまでいけそうだ。7nmで登場するだろうと見られている。そして、次世代トランジスタは、早ければ7nm時代に登場するかもしれない、とIMECは見る。

7nmレベルでは、3�|類のトランジスタが�t��に�屬辰討い襦�ゲートでチャンネルをぐるりと囲んだFET、量子井戸のFinFET、そしてSOI FinFETだとIMECは見る。ゲートで囲んだトランジスタは可��性は�jきいが、これで��まりというのには時期尚早だ。�k�機�SiとはなじみのないIII-V��ではなくGeをチャンネル材料に�W��することも�~望だ。

これまでのように、半導��業�cはコスト効率がよく、�攵�する価値があり、微細化できる�\術を求めている。最�Z変わったことは、チップメーカーが���Iする�\術の開発を��いでいることである。��争相�}に�jきく差をつけるためにもっと早く�x場へ投入したいのだ。

そのような場合でも、IMECのロードマップは��来をつかんでいる。CMOSプロジェクトでは、この研�|開発機構は、GlobalFoundriesやIntel、Samsung、TSMCといったメンバー企業数社と共同開発している。IMECは研�|開発を導き、メンバー企業に���I肢を絞らせている。そして、最終的な判��をIMECのパートナーに任せている。

IMECとそのメンバー企業によるロードマップに基づき、業�cは「2018�Qに7nm」を�`�Yとしている。驚くことではないが、彼らはチップスケーリングとムーアの法�Г�もう終焉に�Zづいているという考えを払しょくしたいとも思っている。「問��は7nm時代が来るかどうかではない。7nmは来る。問��は、少し��れるかどうかである。スケーリングが��くかどうかは問��ではない。問��は��くなるかどうかである」とIMECの社長兼CEOのLuc Van den hove��は述べている。

IMECとそのパートナーは、5nm以�Tについても���I肢を�_みづけしている。「もちろん、(7nm以�Tには)不確実なことが�\えてくるが、たくさんの���I肢が次から次へといまだに出ている」とVan den hove��は言う。

10nm以�TになるとIC設��と���]のコストは極めて高くなってしまう。わずか数社のチップメーカーしかこういったデバイスの設��・���]する�\術ノウハウやリソースを�eてなくなる。だから業�cはこれまで以�屬縫灰薀椶靴覆韻譴个覆蕕覆い�Samsung Electronics半導��R&DセンターのエグゼクティブVPのE.S. Jung��は言う。同��は「当社のR&Dセンターでは3つのプロセスノードで同じことをやらせている。�`�Yは1.5nmだ。どうやってそれを実現するか。ツールと材料、オープンイノベーションが��要だ。これらすべてをやろうとすると当社だけでは無理だ」と言う。

いろいろな���I肢
�Zい��来の先端チップのロードマップは見えている。現在のFinFETやプレーナFD SOI�\術は10nmまで微細化できるだろう。その後、ゲートは7nmのチャンネルを�U御しにくくなってくる。新しいトランジスタのアーキテクチャの��要性が高まるだろう。

7nmノードでの先端デバイスとなる�t��の�kつは高�‘暗�FinFETであろう。これはチャンネルにIII-V材料を使ったFinFETだ。このIII-V FinFETはpチャンネルFETにGe、nチャンネルFETにInGaAsを使ったものになりそうだ。

「Geは進歩している。III-Vはトリッキーで、��なる開発が��要だ」とIMECのプロセス�\術のシニアVPであるAn Steegen��は言う。

��実、III-V�\術は�Mしいが、5nmノードまで進むことができるはずだ。「GeとIII-Vのチャンネルは7nmではホットな�t��だ。しかし、これらの材料の狭いバンドギャップはリーク電流の低いトランジスタで問��となりつつある。これらの材料（III-V）は�k見すると7nmから5nmへ進むように見える。�Zい��来、ソース/ドレインにこれらの材料が使われるだろう」とIMECロジックプロジェクトのディレクタであるAaron Thean��は見る。

では、III-V FinFETの導入が��れるとして、7nm時代に��要な次の�\術は何か。ゲートの周囲を囲んだ量子井戸構�]のFinFETとSOI FinFETなどのトランジスタを���I肢に挙げている。��電的にゲート周囲をぐるりと囲んだ�|極のCMOSデバイスを考えてみると、チャンネルの周囲4�妓�をゲートで囲んだ構�]のトランジスタだろう。「(ゲートで完��に囲まれた)プロセスのあるポイントでは、そのFin構�]の下�陲砲魯▲鵐澄璽�ットが出来ているだろう。そうするとゲート絶縁膜がチャンネルの下にも�Pびており、まさにナノワイヤー構�]そのものになる」とIMECのSteegan��は述べる。

「もちろんSOIもある。実効的に量子井戸でもある。(構�]的には)効率の高いエネルギーの�C積で作ることができ、リーク電流パスを基本的にカットする」(同��)。

7nmでのチャンネル材料として、IMECは二つの���I肢に絞っている。pチャンネルFETではGe成分80%、あるいは25%~50%と、nチャンネルFETには歪を緩和するためのバッファとして、0~15%のGeを導入する。「もちろん�t��のGeは間違いない。Siデバイスは0.8~0.75Vで動作するが、Geデバイスは0.5Vで動作する。求める��電的な�饑�と性�Δ��uられるはずだ。しかし、もちろん、Vddを下げ消�J電��を下げなければならない」と同��は言う。

7nmに��き、半導��業�cは5nmに向けた���I肢をいくつか���Tしている。ゲートで完��に囲む型、量子井戸型、SOI FinFET、III-V FinFET、�e型ナノワイヤーなどである。「�e型ナノワイヤーに関する情報を��て求めており、チャンネルをどのように進化させるかを調べている。集積�\術としてはチャンネルラストか、チャンネルファーストか、を使うだろう」と同��は言う。

問��は�兩�
半導��業�cは10nm以�Tの���]�屬量筱�に直�Cしている。最�jのハードルは、リソグラフィだ。パターン���]コストを下げるため、IMECのCMOSパートナーは、7nm時代までにEUV（extreme ultraviolet）リソグラフィを導入したいという。しかし、EUVは�x場参入の機会を何�vか失った。光源のパワー不�Bが解��しないためだ。

IMECはEUV発�tの余地を残している。ASMLとの共同開発であり、IMEC�O身がASMLのEUVツールのベータサイト(ユーザーとしての実��実�x場所)としても働く。「（EUV光源の）進歩はそこにある。今は1時間当たり35��のスループットのレベルだと思う」とIMECのVan den hove��は述べ、「7nmに向けて、EUVは間に合う�O信がある」と��けた。

7nmまでに半導��業�cはEUVとマルチパターニングの両�気���要とする。「7nmレベルでは、21nmピッチに微細化したマスクレイヤーが��要だ。それはEUVのピッチよりもすでに小さい。21nmピッチレベルでFinのようなレイヤーを作るためには、ゲート周囲の加工にEUVとダブルパターニングのピッチになる。だから、半導���噞の未来のために二つの�\術の組み合わせがいる」とApplied Materialsのトランジスタ�\術グループのシニアディレクタである、Adam Brand��は語る。

しかし、EUVがその機会を失うなら、半導��業�cはいまだに193nm�]浸とマルチパターニング�\術に向かうだろう。「もしEUVが���△任�ないなら、スペーサのパターニングを使ってFinを作ることになろう」とLam ResearchフェローのReza Arghavani��は言う。「スペーサによるパターニングにはデポジションとエッチング�\術が��要である。パターニングを2�vしなければならない場合には�]浸リソグラフィが2�v��要になる。しかし、2�v行うとコストアップになる。3�vだとさらにコストは�屬�り、やはり�j問��になる」（同��）。

パターニングの問��は複雑なパズルのピースの�kつにすぎない。「7nm時代に行くまでに22nmから14/16nm、10nmのFinFETをすでに�uているはず。つまり3世代のFinFETだ。しかし、FinFETの比例縮小を保つため、プレーナデバイスでやってきたようにゲートとチャンネルとのカップリングに関して同じような問��がある」とAppliedのBrand��は述べる。

7nmでは、ゲート長を�]くして性�Δ魄欸eするといった新しいトランジスタ�\術が求められる。「ゲートでぐるりと囲む構�]は最も効果的（なソリューション）だ。この�妓�にかけてみようと思う」とBrand��は言う。

ゲートでぐるりと囲む構�]は、みんなが考えるほどラディカルではない。「��く実��的だ。FinFETの進化として、ゲートで囲む構�]を考えることはできる。ゲートでチャンネルの周りを囲むと���Cの数が�\えるが、7nmではそうなるだろうか?�\術の進歩をベースにすると、7nmか5nmではそうなるだろう。��確なノードは、アグレッシブな企業がゲート長をどのようにして�]くするか、にかかっている」(同��)。

ゲートで囲む構�]は複雑なナノワイヤー構�]が��要になり、�∨，鬚Δ泙��U御したというデモンストレーションはまだない。「問��は�兩僂靴討い襦��jきな問��の�kつはコンタクト�B�^である」と同��は言う。

コストはどうか。「FinFET（Intelは22nmから使��）での�{加コストは、（プレーナプロセスと比べて）��プロセスのわずか5%にすぎない。だから、この工��では少し変えるだけで画期的な新�\術を導入できる。ゲートで囲む構�]は、平�C的なレイアウトでするのなら�瑤燭茲Δ覆海箸�できる。平�C的なレイアウトをゲートで囲む構�]を作るのなら同じプロセスを使える工��が�\えるだろう。もちろん、エピ成長や���I除去、ALDのような複雑な工��が加わるだろう」(同��)。

別の考えもある。この10�Q間、プレーナ�\術でチップを設��・���]してきた。今やIC設��と���]の分野ではFinFETを採��しなければならない。7nmではトランジスタはもっと変化するだろう。設��にもう�kつ破�s的な変化を��こす。

このためにFinFET�\術の��命を図るべきだという�T見もある。「トランジスタに�瓦靴謄押璽箸念呂爐茲Δ聞暑]の変化は���I肢がいくつかあるが、FinFET�\術の��命がリードしていく�\術だと本当に思う。できる限りFinFET�\術を��命させていくと思う。それは、プレーナトランジスタからFinFETへ���，垢襪里汎瑛佑棒濕�とプロセス開発に�jきな変化を及ぼすだろう。だから絶����要ではない限り、別のトランジスタ構�]へは行かないだろう」とLamのArghavani��は言う。

10nm以�Tになると、FinFETを��命させる�桔，呂い�つかある。「このFinFETからIII-VやGeへの変化や、Finを高くすることはFinFET�\術の�O��な��長であるが、この�\術の��ての要素、例えばIII-Vのデポジションなどは、まだ���△任�ていない。（III-Vでは）もっと�{�^しなければならないことが�Hい。しかし、そこに到達できると確信している。疑問点は、7nmまでに到達できるか、だ。どうも�pしい」と同��は言う。

��らかにチップメーカーは7nmと5nmに向かってフルスピードで開発している。その�kつTSMCは2014�Q��までに7nmのテストチップを見せたいとしている。TSMCなどのメーカーは、ゲートで囲む構�]は実現が�Mしいと見ているが、他に代わるモノはない。間違った�妓�に賭けると悲惨な�T果を�dく。「だから、当社は他の���I肢も��野に入れている」とTSMCの研�|開発担当兼CTO（チーフテクノロジーオフィサー）のJack Sun��は述べている。