これは、東���j(lu┛)学国際集積エレクトロニクス研�|開発センター（CIES）が主��(h┐o)する2nd　CIES Technology Forumにおいて、Carl Zeiss社のRaj Jammy��(hu━)が��らかにしたもの。IC�\術は徐々に3次元化が進んでいる。プロセスでは、Intelが22nmのプロセッサHaswellからFinFETを使い、16/14nmプロセスではMOSトランジスタは��てFinFETに変わった。今開発中の10nmプロセスでもFinFETが主流になるが、7nmプロセスではSi-GeのFinFETになりそうだとJammy ��(hu━)は言う。5nmではおそらくナノワイヤー構�]が�H少なりとも�Dり入れられるのではないだろうか。このCIESでは、�e構�]のナノワイヤーFETについて研�|開発している。

NANDフラッシュメモリも、プロセス�\術で24層、32層、36層、48層といったメモリセルの3次元をSamsungが先頭に立って進めており、����化のフェーズに入っている。SK Hynixや東��、Micronなども3D-NANDプロセスの開発を進めている。

TSV（Through Silicon Via）を通してチップそのものを�_ねるスタック��(sh┫)式のNANDはまだ実��化されていないが、DRAMに関してはMicronとAMDがそれぞれHMC（Hybrid Memory Cube） 、HBM（High Bandwidth Memory）という�@称で、3Dメモリを?y┐n)���化している。この場合はDRAMを�_ねるというよりもメモリセルを�_ねて、最下層のチップにセンスアンプを設けて読み出すというような新しいメモリアーキテクチャを導入している。CMOSイメージセンサでもフォトダイオードと読み出し�v路や画�欺萢�ICをTSVでスタックしている。

ただ、3次元化が進むにつれ、例えばFinFETではアスペクト比の�j(lu┛)きな高いFinが形成されるが、その���Cにゲート絶縁膜が形成されるため、「わずかなラインラフネスがゲート不良を引き��こすようになる」とJammy��(hu━)は警告する。チップをTSVで�_ねる3D-ICは、以�iからハンダボールが��しく形成され接��されているのか見ることができない、と指�~されていた。電気的��性を見るしか�}はなかった。しかし、トモグラフィ�\術で直接�莟Rできるようになるため、どの��所のゲート絶縁膜が薄いのか、あるいはどのハンダボールの密��性が�Kいのかを��(m┬ng)ることができる。

ZeissのトモグラフィはX線を��いてFinFETの���C�^真を撮影し、それらを合成して3次元画�Cを作る。このため3次元画�気鬟咼妊�として�荵，垢襪海箸砲覆襦�トモグラフィを使ってチップ����のどのFiｎFETが�pしいかを見つけると、次はそれを拡�j(lu┛)して確認する。その場合は、In-Situモニタリングとも言うべき、「���Cを削り(ミリング)＋�荵�(イメージング」によって、故障個所を同定する。

Zeissは、パートナーであるInvensasのMEMSストレス試�xによるハンダボールの劣化を�荵，靴燭海箸發△襪箸いΑ�

X線撮影から画�宜臉�までの時間は、1時間半��度であり、2時間もあれば同時ミリングの場合でも映�気牢粟�するとしている。3次元画�気鬚發�TEM（透��(c┬)型電子顕微��(d┣)）で撮影し、画�宜臉�するなら処理時間はもっとかかる。BGAパッケージの実�△領磴任蓮�30分で済んだとしている。実際の画�気亡悗靴討聾綟�、掲載する予定である。