図1　imecのCEOであるLuc Van Den Hove��

ファウンドリが5nmプロセスノードといっても、そのチップ�屬里匹海砲�5nmという微細な�∨，��T在しない。線幅の微細化の�]度がぐっと落ちているからだ。せいぜい12〜15nm�i後でほぼ�Vまっている。そこで、線幅/線間隔のラインスケーリングから、線幅・線間隔をそれほど狭くせずにFinFETのfinの数を��らしたり、単位�C積当たりの配線数を��らしたりするような�C積スケーリングにシフトしている。TSMCやSamsungなどのファウンドリやIntelなどがこの�\術を採��するようになった。それらを��確に表現するなら、7nm相当のプロセスや5nm相当のプロセスというべきであろう。Intelの10nm相当のプロセスの�気�TSMCやSamsungファウンドリの7nm相当プロセスよりも集積できるトランジスタ数が�Hい、という��実がある。

セミコンポータルでは、すでに9月の会�^限定FreeWebinar「TSMC研�|（参考�@料1）」で��らかにしたように、�C積スケーリングあるいは密度スケーリングといわれる�\術がDTCO（Design Technology Co-Optimization）である。ここでのDesignはレイアウト設��、Technologyはプロセスを�T味する。つまりレイアウト設��とプロセスを同時に最適化しようという�\術である。

11月7日、東�B港区で開��されたimecのITF（Imec Technology Forum）の基調講演において、imecのトップLuc Van Den Hove��（図1）は、「Moore’s Law Will Not Stop」（ムーアの法�Г呂海譴�らも�Vまらない）という言��を何度も使った。その原動��となる�\術は、現在TSMCやSamsungのファウンドリが先端����で使っているDTCOを発�tさせたSTCOである。これを使うことによって、2nm相当のプロセスから、1.4nm、1nm、そしてサブ1nm相当のプロセスへと進�tできるとした（図2）。

図2　0.2nmに相当するA2プロセスまでのロードマップをimecが��す　出�Z：imec

2nmを切るあたりから、ナノシートを��いるGAA（Gate All Around）やnMOSとpMOSを�eに�_ねるCFETなどの新しいMOSトランジスタ構�]が提案されている。量��で実現するリソグラフィ�\術はもちろんEUV（Extreme Ultra Violet）である。

加えて配線�\術が変わる。電源ラインだけをシリコンバルクに�mめ込む構�]を採��したり、電源ラインだけのウェーハを信�ﾀ�とCMOSトランジスタ�v路のウェーハを張り合わせたりするような構�]を採る。トランジスタ構�]と配線構�]を組み合わせて、2026�Qの2オングストローム（0.2nm）相当のA2プロセスノードまでのロードマップを�Wいている。

�駘�的に�∨，呂發呂簇�細化できないため、当��3次元化を進んでいる。DTCOの本��は3次元化である。FinFETやGAA構�]の3次元化だけではなく、信�､篥展伺枩�も3次元化することで配線密度を�屬欧襪海箸�できる。これをモノリシックに行っているのがDTCOである。

図3　STCOの��念　システムとプロセス（テクノロジー）との同時最適化でムーアの法�Г鮨覆瓩襦―儘Z：imec

今�v提案したSTCOは、システムを最適化し、それに合わせて��まったレイアウト設��とプロセスも最適化しようというもの（図3）。この�}法はモノリシックに限らず、3D-ICのようなチップやウェーハのスタックの場合にも使える。いずれもシステムのパーティショニング（切り分け作業）から始まる。その後で、2次元レイアウトを3次元レイアウトに変��する。��に3D-ICでは、図4に��すようにさまざまな機�Δ鬟船奪廛譽奪箸箴�さなチップが配��された2次元プレーンを�_ね合わせていく。このようにして単位�C積当たりのトランジスタ数を�\やし集積度を�屬欧襦�システムのパーティショニングは、システムによって異なるためカスタマイズする作業となる。

図4　2次元で�t開していた�v路を3次元にして�C積を縮小　システムのパーティショニングがカギとなる　出�Z：imec

データセンターやHPC（High Performance Computing）のような高性�Ε灰鵐團紂璽燭忙箸γ���では、2次元と3次元が混じり合う（図5）。3D-ICではチップ（ダイ）の外に出ている配線ピッチの微細化がカギとなる。これまでのハンダボールだとハンダのふくらみが�擇犬襪燭瓠�30µm幅が限度になる。そこで横に膨らまないCu（銅）ピラーに変��することになる。IMECは今�vCuピラーによる7µmピッチの配線を��した。

図5　接��するハンダボールに代わりCuピラーで接��し微細配線ピッチに�官�　出�Z：imec

3D-ICでは説��しやすいが、モノリシックに集積する場合でも同様、2次元から3次元へと変換するが、システムとして考える場合はこれだけではない。消�J電��を下げるために��に二つのことに�R�`する。ダークシリコンと、インフラ�v路である。ダークシリコンとは、あまり動作していないロジック�v路のことで、インフラ�v路とは、コンピューティングには関与しない�v路のことで、��要最小限にとどめるように最適化する。

チップレットをつなぐためのオープンなアライアンスがAIB（Advanced Interface Bus）やUCIe（Universal Chiplet Interconnect Express）すでに出来ている。それらはインターフェイスのバス仕様であったり、信�､離廛蹈肇灰襪虜Y��化であったりするが、imecとしてもバンプの高さや幅などのサイズをはじめとして�駘�的なインターフェイスの�Y��化に�Dり組んでいる。同時にこれらのコンソーシアムとも協��していく。

参考�@料
1. 「動画TSMC研�|〜会�^限定Free Webinar」、セミコンポータル (2022/10/04)