Semiconductor Engineering（SE）：28nmロジックノードではパラダイムシフトが��きていると言われました。モバイルチップがコンピュータチップに先�~けてファウンドリで微細化プロセスを立ち�屬欧申蕕瓩討離廛蹈札好痢璽匹世�らです。28nmは長く��くノードだと思いますか？

Yeap��：はい。ちょっとコストを考えてみましょう。28nmLPプロセスが好例ですが、バンプ当たりのプロセスコストが低いため、チップコストが最も低くなっています。28nmでは���I肢は2〜3あります。最�j1.9GHzの動作が可�Δ�Poly/SiONプロセスが、現在は使えます。今から3�Q間は、低コストのモバイルSoC�x場では2GHz以�屬���要になるかもしれません。Poly/SiONはこの性�Δ鮗存修靴泙后�と同時に、HPM（高性�Ε皀丱ぅ襦縫廛蹈札垢盪箸┐泙后�HPMプロセスは28nmノードにおいて次の主要�\術となるかもしれません。CPUの遮��周�S数の要求にもよりますが。

SE：28nmノードではポリシリコンプロセスからハイK/メタルゲートプロセスへ�，襪隼廚い泙垢�？

Yeap��：間違いなくそうなります。今、ハイKプロセスはハイエンド向けです。Galaxy Note 3を見ればわかります。これはSamsungのGalaxy Gearウォッチと�k緒に使うスマホです。Galaxy Note 3ではハイK/メタルゲートプロセスが使われ、2.3GHzで動作します。加えて、当社は最�ZSnapdragon 805を発表したばかりです。このチップも28nmハイK/メタルゲートを使っています。このチップは、��来よりも高性�Δ離哀薀侫�ックス機�Δ鯏觝椶刑能j2.5GHzで動きます。

SE：20nmのプレーナノードでは批判的な�T見もあります。20nmプレーナ�\術が��来のトランジスタ1個当たりのコスト削��カーブを維�eできるかどうか��確ではないと言います。20nmをどう思いますか？

Yeap��：当社は20nmの����を�kつすでに発表しています。��4世代のLTEモデムチップです。20nmを使えばチップコストの削��は維�eされます。65nmあるいは28nmLPプロセスのようなもっと良いノードとは違って、早く低コストを達成できないかもしれません。しかし、20nmはコスト削��のクロスポイントがあるはずです。2014�Qにこの����を立ち�屬欧茲Δ塙佑┐討い泙后�

SE：ご�T�瑤里茲Δ法▲侫．Ε鵐疋蠅�finFETを開発中です。ファウンドリにおける最初のfinFETは、20nmのバックエンドプロセス(配線工��)を使った14nmクラスのfinFET�\術をベースにします。ファウンドリで、20nmプレーナと16/14nmfinFET�\術をどのように比べればよいでしょうか？

Yeap��：finFETは、性�Δ半嫡J電��において偉�jな�\術です。コストはわずか�\加するでしょうが、�k桁以内にとどまるでしょう。しかし、16/14nmfinFETと同様に20nmを見ても、実際には同じノードといえるでしょう。トランジスタだけの変��だからです。問��を�~単にして考えてみましょう。

SE：QualcommがfinFETに�々圓垢襪里呂い頂△鰺縦蠅靴討い泙垢�？

Yeap��：当社もそこに向かって動いています。すでに20nmのモデムチップを作りました。いつごろfinFETになるか�[�気任�るでしょう。�kつのノードの世代は2�Qあります。しかし、20nmプレーナから16nmfinFETは実際のノードの世代ではありません。バックエンドプロセスが変わらないからです。トランジスタだけの変化です。だからfinFETが導入されるのに2�Qもかからないでしょう。思っているよりは早いです。

SE：Intelは14nmで��2世代のfinFET�\術を開発しています。ファウンドリ企業とは違い、Intelの14nmfinFET�\術は、14nmのバックエンドプロセスを伴うでしょう。チップ�C積のスケーリングにおいて、このことはIntelのメリットになるでしょうか？

Yeap��：Intelはウェーハコストが�\�jしていることを発表しました。しかし、14nmでは、これまでIntelが達成してきた�C積スケーリングよりもずっと微細な�C積になる、とIntelは言っています。だから基本的にウェーハコストがたとえ早く�峺�するとしても、�C積はそれよりもずっと早く小さく微細化できると言っています。これは�j変興味深いことです。

SE：ファウンドリが14nm級のfinFETと20nmのバックエンドプロセスを開発するというアプローチは��しいでしょうか？

Yeap��：もちろん、IntelはfinFET�\術を�瑤蠖圓�していると見なければなりません。同社はfinFETのリーダーです。業�cで言われていることですが、何か新しいことに�々圓垢訃豺腓砲魯螢好�を伴います。バックエンドの配線工��も含めるとリスクが加わります。こういった議�bに基づくとIntelのやり�気聾�い�桔，任靴腓Α�しかし、否定的な�Cを言えば、finFETを14nm級にするわけですから、チップ�C積の�j幅な��少を期待するでしょう。ところが、40〜50%のチップ�C積を縮小できるノードではありません。�k�機�finFETトランジスタは性�Δ��屬�ることが期待できます。すなわち、性�Δ�ある��度�屬�り、チップも小さくはなりますが、5%��度でしょう。��来のプロセスノードと比べると、チップ�C積の��少はわずかでしょう。

SE：�k�気如▲侫．Ε鵐疋蠅砲箸辰討郎能蕕�finFET�\術開発ではリスクは少なかったのです。本当ですか？

Yeap��：はい。バックエンドの配線工��でチップを小さくします。バックエンドの微細化が�C積の縮小になります。こちらをもっと推進すべきでしょう。だから、たくさんの�C白いデータを見ておく��要があるのです。トレードオフの関係も見る��要があります。微細にしないことが良いことでしょうか？コストの�\加�]度を抑えられますか？エンジニアはコストを抑えるために開発しています。finFETへの�々圓麓尊櫃砲蓮�28nmでの立ち�屬音�と�瑤燭茲Δ覆海箸砲覆襪任靴腓Α�Poly/SiONを使う28nmLPプロセスがファウンドリで最初に立ち�屬�りました。そのあと、モバイル向けにハイK/メタルゲートの28nmHPMプロセスが立ち�屬�りました。今も同じようなスタート地点にいますので、これから進化が始まります。トランジスタから改��が始まり、次にバックエンドへと進みます。