2nm=20Åという長さを��徴するプロセスだが、実際の長さ�∨，�2nmであるという�lでは��してない。ゲート長は10数nmで�Vまっている。�Q社とも7nm以下くらいから実際の�∨，箸禄jきくかけ�`れたサイズを、まるでデザインルールのように使っているが、PPA（Performance, Power, Area）指�Yから総合的に�i進したプロセスという表現で使っているものだ。

さて、3nmプロセスではGAA構�]のMOSFETを使う�lだが、FinFETはドレイン電圧が基��に広がる空��層を3�妓�から抑え込む�\術で、それによってリーク電流を��す。GAAは基��に相当する�霾�を4�妓�から完��に封じ込めて空��層の広がりを抑えてしまう�\術であるため、オフ�X��のリーク電流を完��に抑えることができる。ただし、�攵��屬��Mしそうだ。

Samsungは、2018�Qにファウンドリ�靆腓鬟瓮皀��靆腓�ら完��に切り�`したことを東�Bで開��したイベントで��らかにし、3nmプロセスからGAAトランジスタを使うことを��言していた（参考�@料1）。今�vのスケジュールは、��5�vAnnual Samsung Foundry Forum 2021で発表されたものだが（参考�@料2）、スケジュールを発表しただけにとどまったようだ。2022�Q�嵌彰�までに3nmプロセスの量��を開始し、2023�Qには��2世代の3nmプロセス、さらに2025�Q下半期には2nmの量��を始めるというだけで、�盜颪砲�ける最新のファウンドリ工場については何も触れなかったというメディアが複数ある。

3nmプロセスは、��来の5nmプロセスと比べて、チップ�C積は35%��少し、性�Δ�30%向�屐⊂嫡J電��は50%削��すると述べただけにとどまっている。さらに、ファウンドリの�攵��ξ�をこれから�屬欧討い�、と述べているが、����的な場所や時期、��模などについては�k切��らかにしていない。ファウンドリプロセスは今まで、�f国工場を中心に�啣修靴討�たが、最初のファウンドリ工場は�櫂謄�サス�Ε�ースチンにある。この�盜餽�場に加えて、�盜颪砲気蕕覆訖傾�場建設のうわさがあるが、�Zいうちに��らかにする、と同社ファウンドリ��業�靆腓離廛譽献妊鵐鳩鵐悒奪匹�Siyoung Choi��（図1）は語っている。

図1　Samsungファウンドリ�靆腑肇奪廚�Siyoung Choi��　出�Z：バーチャルイベントSFF 2021のスクリーンショットから

ただ、4nmプロセスは�Jに量��にあると述べ、EUV（Extreme Ultra Violet）リソグラフィも7nmプロセスから使っていることを��らかにした。さらに5nm/4nmプロセスを�O動�Z��にも採��していく、とChoi��は述べている。

また、�J�Tプロセスでも、例えば17nmや8nmプロセスなどの導入でファウンドリの���I肢を�\やしていくという。��来のプロセスで例えばRF（高周�S）�v路では微細化しても性�Δ�落ちていたが、8nmよりも微細化しても性�Δ�落ちない�\術を開発中だとしている。��来はゲート�B�^の影�xが現れ性�Δ�落ちていたため、ゲート�B�^を��らす材料か配線�v路で工夫している可��性がある。

参考�@料
1. 「ファウンドリ2社が成長戦�Sを語る〜Samsung��」、セミコンポータル（2019/09/14）
2. "Samsung Foundry Innovations Power the Future of Big Data, AI/ML and Smart, Connected Devices", Samsung Newsroom (2021/10/07)