セミコンジャパン2023、先端パッケージング�\術が��出（1）
セミコンジャパン2023では、OSATのアオイ電子、�i工��の���]����のTEL、ウシオとAMATの提携、良��チップを積層した後のテストを探るアドバンテストなど、2.5Dや3DのICやチップレットを実�△垢訐菽璽僖奪院璽献鵐斡\術が��出した。2.5D/3D-ICやチップレットなどを�H��して集積度を�Q段に�屬欧襪海箸�できる。先端パッケージングの����メーカーが��出した。1�陲�2�陲吠�けて掲載する。
図1 久しぶりにセミコンジャパンは�發錣辰拭‥豁Bビッグサイトの東1〜6ホール���陲反靴靴づ譯靴氾�8ホールを��めた
12月13日〜15日、東�Bビッグサイトで開��されたセミコンジャパン2023（図1）は、コロナ以�iよりも�發錣辰�。半導���噞の�_要性が見直され、学�擇箙{い��性が半導�����]����のブースで身を乗り出して�Bを聞く�eがあちらこちらで見�pけられた。2022�Qに5万1480�@だった来場�vは、今�Qは8万5282�@と跳ね�屬�った。ブースは東�Bビッグサイトの東1〜6ホールまでの��館と新しいホール7と8を��めた。
セミコンジャパン2023では先端パッケージング�\術が�R�`された。東�B工業�j学��任教�bの栗田洋�k�r��は、チップレットやチップ（ダイ）との間をシリコンインターポーザではなく、もっと小さなブリッジチップで接��する�\術をアオイ電子のブースで見せていた。これは、再配線層を形成しているブリッジチップと、チップレットやチップをCu（銅）のマイクロピラーで接��しようというもの（図2）。IntelのEMIB（Embedded Multi-die Interconnect Bridge）�\術と�瑤討い襪�、EMIBではブリッジチップをプリント�v路基��に�mめ込んでおく��要がある。これに�瓦靴�、栗田教�bの�桔，�、チップレットやチップ間をブリッジチップで先にマイクロCuピラーを��いて接��し、その後でチップレットやチップは基��と接��する。EMIBよりも�~単な工��になる。
![��来の半導��集積�v路とチップレット集積構�]比較 / 東�B工業�j学](/archive/editorial/industry/img/20231226-TIT.png)
図2 東�B工業�j学の栗田洋�k�r教�bが開発したパッケージング�\術 出�Z：東�B工業�j学
先端パッケージは配線幅が現在最先端の50µm��度から10µm以下の加工が求められる。栗田教�bのマイクロピラーやブリッジチップ内の再配線層の形成などにはこれまでの配線幅とは桁が違う微細加工�\術が��要になる。
Applied Materialsとウシオが提携して少量�H���|��のリソグラフィ����を開発している。デジタルリソグラフィと�}ぶその����は、マスクレスで配線パターンをインターポーザやガラスなどの�v路基��（サブストレート）に直接�Wく。このリソグラフィ�\術では配線幅2µm以下の配線パターンに�官�できる。これまでのプリント�v路基��向けのリソグラフィは10µm以�屬稜枩�パターンだったため、半導��ウェーハ向けのサブミクロンのリソグラフィ����では�官�できなかった。プリント�v路とシリコンウェーハとの間を�mめるリソグラフィ����が今�vのDLT（Digital Lithography Technology）����である。
図3 Applied Materialsとウシオが共同開発したDLTリソグラフィ���� 出�Z：Applied Materials
なぜこの����開発が��要だったか。要求が�咾い里��收�AIである。巨�jなソフトウエアの�收�AIを学�{させるのに長い時間がかかっていた。チャットGPTの学�{には300日もかかったと言われている。このため�j半のAIソフトウエア�\術�vはコードが長すぎるため、ソフト開発をほぼあきらめていた。学�{に��要なGPUの性�Δ�不�Bしていたからだ。巨�jなソフトには巨�jな半導��チップで�眼^するしかない。しかし、レチクルサイズでチップサイズは��まってしまう。しかも�jきなサイズのチップは歩�里泙蠅�落ちてしまう。
そこでチップ内の小さな集積�v路やIPをチップレットという形で切り出して、さまざまなプロセッサのチップ（ダイともいう）を平�Cに搭載したり3次元的に�_ねたりしてヘテロ集積�v路を構成する、先端パッケージ�\術が登場した。この基��（サブストレート）に数µm幅の配線を�WくのがAppliedとウシオが開発したDLTである。チップサイズとは無関係な集積�v路を作れるため、�收�AIのような�jきなチップも楽に作ることができる。しかも�收�AI向けのICだと、メモリやCPUほどの�攵盋は��要ないため、マスクレスでの�攵�が可�Δ澄�また、ステッパと違い、レチクル境�cでのパターンの歪みがない。
なぜデジタルリソグラフィと�}ぶのか。そのカギは、リソグラフィシステムに、デジタルミラーデバイス（DMD）を使っているからだ（図4）。DMDは48万〜800万個のMEMS�\術のミラー（��）をマトリクス�屬吠造戮織妊丱ぅ垢任△�。Texas Instrumentsが開発した�\術で、�k般の映画館でプロジェクタとして使われている。�v路の配線パターンはDMDを�~動することで�Wかれる。顧客の�v路設��ファイルを入��することでパターンを�Wく。
図4 DLTの動作原理はDMDデバイスを使ってパターンを�Wく 出�Z：Applied Materials
ウシオはこれまでプリント�v路基��向けのステッパを4000��以�崕于戮靴討�たという実績がある。しかし今�vのようなレーザー直�W����は初めてで、Applied と共同で開発にこぎつけた。Applied はこの�\術開発に責任を�eち、ウシオはリソグラフィ����を販売する。すでに��数のカスタマに出荷して�h価を�pけていると段階だという。今�vの����は2µm線幅を����としているが、次は1µmのリソグラフィシステム開発というロードマップも�eっている。
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