図1　ソフトウエアプログラマブルのCPUとハードウエアプログラマブルのFPGAを����した無線のプラットフォームチップ　出�Z：Xilinx

XilinxのZynq UltraScaleは、FPGA�v路を�△┐�SoCチップであり、5Gで本格的に使われるようになろうMIMO（Multiple Input Multiple Output）アンテナとビームフォーミング処理に威��を発ｧする。エッジに�Zい基地局やスモールセルに�jきな�x場があるほか、CATVやケーブルモデムなどのリモートPHYノード、あるいは�豢�機を�{跡するフェーズドアレイレーダーや気��調�hなどの����もあるという。

RF-SoCのRFからベースバンド処理にかけて基本的な考え�気�、できるだけデジタル処理で進めていくことだ(図1)。RF信�､��p信した後、すぐにA-D変換してデジタル化し、DSPの積和演�Qによってミキシング、さらにデジタルフィルタリングを行い、ベースバンド信�､鰓uる。その後はデジタルでの差別化やアクセラレーションなどのデジタル演�Qを行う。送信の場合はこの逆だが、10GビットEthernetや25GEなどの高�]デジタル信�､鯀�信する場合には、ソフトウエア定�Iによる�i�妓蹐��ﾙ��\術SD-FEC�v路を経て誤り�ﾙ�したのち、デジタル変調をかけ、そして無線IPやリモートPHY IPなどや、プレディストーション�v路で送信信�､鰺修痊�しい形で�pけられるように信�､鰥���しておく。送信のためのミキシングやフィルタリングを行い、D-A変換してパワーアンプから送り出す。

昨�Q発表した��1世代のZynq UltraScale RF-SoCは、最�j周�S数帯4GHzであった。総��省の周�S数割り当ての3.7GHz帯（3.6〜4.2GHz）には少し不満が残った。そこで今�v、最�j周�S数が5GHzの��2世代ZU RF-SoCをサンプル出荷した(図2)。これは2019�Q6月に����化を予定している。このチップなら、3.7GHz帯だけではなく、4.5GHz帯（4.4〜4.9GHz）にも�官�できる。��ミリ�Sの28GHz帯（27〜29.5GHz）に関しては、周�S数ダウンコンバータで28GHz帯から3.7GHzあるいは4.5GHzに落としてからベースバンド処理を行うため、��2世代までのチップであれば、日本の周�S数はカバーできる。ただし、5~6GHzの免��不要の周�S数帯も世�c�Q地で考慮に入れられているため、��3世代のZU RF-SoCで最�j周�S数6GHzのチップも2020�Qに予定されている。

図2　�Q国の5G周�S数帯　出�Z：Xilinx

��2世代、��3世代��とも16×16あるいは8×8のMIMOアンテナを送�p信できるようにするため、A-D/D-Aのデータコンバータを8個あるいは16個集積している。また、データレートをもっと�屬欧襪燭瓩吠�数のバンドを�Jねて合成するキャリアアグリゲーション�\術が使われるが、これに�瓦靴討眛鵑弔離�ャリア周�S数を処理できるようにするため、ミキシングとフィルタリング�v路をフレキシブルに構成できる。

また、ミリ�Sでは周�S数を変換するダウンコンバータを通る。A-Dコンバータからデジタルに変換した後、変調されたデジタル信�､�らベースベンド信�､泙任海譴泙任�JESD204インターフェースを通して接��していたが、外��けだったため、320Gビット/秒の並�`信�ｽ萢�だけで8Wもの電��を消�Jしていた（図3）。しかし��3世代のチップだと、ここも1チップで実現できるため、消�J電��はさほど�\えない。

図3　ミリ�Sでも周�S数をダウンコンバータした後はZU RF-SoCをそのまま使える　出�Z：Xilinx

ミリ�S��では、マッシブMIMOは不可�Lになるため、����点数はどうしても�\えてしまいがちだ。ボードやシステムの小型化のために高集積化は��須になる。XilinxのZU RF-SoCには��て拡張性があり、�岼霧澳浩�もあるため、�]期間でスムーズに�岼無○|を�x場に出すことができる。さらに��4世代のチップとなると、RFもAI�v路も集積する7nmプロセスのVERSAL（参考�@料1）になる(図4)。

図4　��来に�△┐織蹇璽疋泪奪廖―儘Z：Xilinx

参考�@料
1. Xilinx、��高級2.5D-LSIの��貌を��らかに (2018/10/12)