7nmプロセスで]したウェーハ模の巨jなAIチップ
ウェーハスケールAIチップ開発のCerebras Systemsは、2世代のウェーハスケールAIチップを開発した。最初のチップが16nmプロセスで]されていたが、今vは7nmプロセスで作られており、総トランジスタ数はivの1兆2000億トランジスタに瓦靴2.6兆トランジスタとほぼ2倍になっている。その分チップ屬寮性も2倍以屬砲覆辰討い襦
![図1 7nmプロセスで]したウェーハスケールAIチップ 出Z:Cerebras Systems](/archive/editorial/technology/img/TFC210428-01a.jpg)
図1 7nmプロセスで]したウェーハスケールAIチップ 出Z:Cerebras Systems
今vのAIプロセッサWSE-2は、1世代のウェーハスケールAIプロセッサ(参考@料1、2)と同様、300mmウェーハ1から1チップをDるという文C通りウェーハスケールICである。TSMCの7nmプロセスで]されており、コア数、メモリ容量、メモリ帯域幅、ファブリック帯域幅の性はて1世代のそれの2倍以屬箸覆辰討い襦
AIプロセッサを巨jに拡jすることによって、例えば演Qするのに数カ月もかかるような巨jな学{モデルだと、これまでは研|vが実的ではないとめてきたが、これでも数週間、あるいは数日間で解けるようになる。1世代のウェースケールチップと比べ2倍の2.6兆トランジスタはこれまでにない最jの半導チップとなる。現在の最jレベルのAIチップ(GPU)は、NvidiaのA100が集積する542億トランジスタだが、これよりも50倍jきい。その性Δ蓮△呂襪にA100を凌ぐ(図2)。
図2 最高性ΔGPUチップA100(Nvidia)と比較 出Z:Cerebras Systems
チップがjきい分、演Qするコア数や、演QT果をk時的にQめるメモリが圧倒的にHいため、性Δ呂韻唇磴い暴jきい。コア数はA100の123倍、メモリ容量は1000倍、メモリバンド幅は12,862倍、ファブリックバンド幅は45,833倍とけた違いである。チップC積は4万6225mm2という巨jなシリコンの修砲覆辰討い襦このため、表C屬魯好謄奪僂離譽船ルサイズに合わせた的なパターンとなっている。
ウェーハ1に1チップというウェーハスケールICは、実は1980Q代にもあった。しかしロジックICやメモリICであったため、配線が1本でも切れていると不良となり、廃棄するしかなかった。このため歩里泙蠅聾造蠅覆ゼロにZかった。しかし、ニューラルネットワークで表現されるAIチップだと、配線が1本や2本切れていても学{するξにさほど差はない。つまり不良にはならないため、歩里泙蠅呂い弔100%なのである。
ニューラルネットワークでは、な線形代数演Qが要で、それに合わせた最適で柔軟なコアの設が求められる。線形代数演Qは、行`演Qそのものだが、ニューラルネットワーク~のである(Sparse)とは、行`成分のj霾が0(ゼロ)だというT味である。0×数Cは0であるから、そういった霾のXけQは省Sすることで演Qスピードを屬欧襪海箸AIチップの高]化に_要になる。
ニューラルネットワークでは、演Qとメモリを何度となく繰り返す。このため、演Q(MAC:積和演Q)とメモリをセットにしたアーキテクチャは高]に学{と推bができる。しかも模をウェーハサイズに`kJ拡jすることでGPUを数押⊃並べるよりも1チップ屬捻Q・記憶する気使いやすくシンプルになるという。
これまでの演Qでは、jきな推bモデルを量子化して小さくすることによって、Qを]めてきた。そうすると、もちろん@度が犠牲になる。このCS-2を使って演Qすれば@度を犠牲にすることなく、しかも]度を落とさずに済む。チップ屬砲△85万コアはオンチップメッシュで接されており、220P(ペタ)ビット/秒と]い。しかも演QT果を格納するメモリ容量は40G バイトの高]SRAMが配されており、メモリの帯域幅は20Pバイト/秒と極めて高]である。
同社は半導チップを設するだけではなく、これを実△靴AIコンピュータCS-2も販売する。チップの冷却やパッケージもOら設しており、電源の供給は来とは違い、Qコアに貭召剖ゝ襪垢襪箸いΑ最jのシステム電は23kWにもなるため、水冷擬阿鮑涼している。
チップのソフトウエアプラットフォームには、k般的なTensorFlowやPyTorchなどの機械学{のフレームワークが含まれているため、AIモデルの研|vは使い慣れたツールを使ってCS-2にプログラムできる。
さらに、同社はニューラルネットワークをCS-2の実行ファイルにO動的に変換するコンパイラCGC(Cerbras Graph Compiler)も提供しており、Qニューラルネットワークにw~の配と配線接を收する。このT果、u接するレイヤー間の通信のレイテンシを小さくできるという。
参考@料
1. ディープラーニング学{にはウェーハ模の巨jなチップが要 (2019/08/27)
2. Cerebras社、ウェーハ模のAIチップを実△靴織灰鵐團紂璽燭鯣売 (2019/12/20)