図1　Intelの最新SoCのPC向けCore Ultraプロセッサ　出�Z：Intel

IntelのAI Everywhere戦�Sのキモは、�收�AIのような巨�j(lu┛)なLLM（�j(lu┛)��模言語モデル）から、パソコンのプロセッサや端��レベルまでAI�\術が使えるようにすることである。AIは�\術であり�`的ではない。

AIは今やさまざまなところに使われ、これまでにない機�Δ鮑遒蟒个靴討い襦Ｎ磴┐弌�ST Microelectronicsは組み込みシステムに関する�t��会Techno-Frontier 2023において、���~機にAIを��いて、使うモーターの最適な�v転数に合った電流を流すことによって消�J電��を削��した（参考�@料1）。これはSTのマイコンにAI機�Δ鮟言僂靴討い襦�もう�kつの例として、Googleの最新スマートフォン「Pixel 8」シリーズには、AIを使ってズームインの解�掬戮��屬欧討い襦�これまでのカメラだとズームの拡�j(lu┛)はレンズとデジタルズームの�ξ�で��まってしまい、限�cがあった。それをズームインしてぼやけずに拡�j(lu┛)できるという画素��完機�Δ�AIで��完すべき形�Xを学�{させて、別の�^真を拡�j(lu┛)してもくっきりと見えるようにした。

つまりAIは、もっと機�Δ魍判j(lu┛)したい、あるいは性�Δ��屬欧燭ぁ⊇萢�時間をもっと�]くしたい、などの要求に応える専��の機�Δ鮗存修垢襪燭瓩龍\術である。AI=賢い、何でもできる、という�lでは��してない。学�{させたことだけを実現する�\術である。AIがパソコンやスマホに載るようになると、ちょっとしたさまざまな要求に応えられるようになる、逆に言えば、AIエンジンをマイコンやSoCに集積させることができるようになるため、パソコンやスマホ�笋任呂匹里茲Δ糞��Δ�AIで実現すべきかがシステム開発�vには問われるようになる。

今�vIntelがパソコン向けにAI機�Δ鮑椶擦織廛蹈札奪機�SoC：System on Chip）Core Ultraで�~単な�收�AIをクラウドと接��せずに使えるようなデモを見せた。これは、絵を�Wくための�收�AIであり、例えば「人�颪琉���(j┫)派的な絵を�Wいてほしい」と依頼すると、そのような絵を出��し、その後「キュービズム的な絵を�Wいてほしい」と頼むとピカソのような絵を出��する、というデモであった。いずれも10〜15秒かかったが、インターネットとは切り�`したデモであった。このCore Ultra����は12月18日に国内で発売した。

図2　CPUとGPU、NPUを1パッケージに実�◆―儘Z：Intel

このチップでは、CPUとGPU（グラフィックスを�Wく）、NPU（ニューラルプロセッシング）のチップを集積した先端パッケージに実�△靴討い襦平�2）。TSVを使った3D-IC�\術Feverosを使い、3D-ICや2.5D-ICを使い、これまでのパソコン向けSoCよりも単位消�J電��当たりの性�Δ�高い。CPUには最�j(lu┛)6コアのP-コア（性�νダ茲�CPUコア）、8コアのE-コア（電��効率優先のCPUコア）そして、��に消�J電��の低いLP E-コアを2コア集積した。GPUにはインテル独�OのArcコアを使い、Ray Tracing�v路�\術を集積した。AI専��のNPUはニューラルネットのデータフローコンピューティングのストリームを実行するようだ。

�收�AIで画�気鮟侘�するデモでは、LLMの�k�|であるLLaMa2-7Bモデルをオフラインで実行したが、CPUとGPU、そしてNPUを同時に割り振りながら実行している。LLMのEncoderモデルをNPUで実行したという。

図3　��5世代のXeonスケーラブルプロセッサ　出�Z：Intel

発表したもう�kつのSoCである��5世代のXeonスケーラブルプロセッサ（開発コード�@Emerald Rapids）（図3）は、CPUそのものを最�j(lu┛)64コア集積したデータセンター向けのSoCである。��4世代のXeonスケーラブルプロセッサと比べ、平均的な性�Δ�1.21倍、AIの推�b性�Δ郎能j(lu┛)1.42倍などの改良が加えられている。

性�Ω��屬離�ギはメモリである。メモリ�]度を高めると共に、CPUから最も遠いキャッシュメモリであるLLC（Last Level Cache）のサイズを�i世代の3倍に�\やした。メモリの転送レートは最�j(lu┛)5600MT/sで、LLCメモリの�j(lu┛)きさは最�j(lu┛)320MBもある。CPUあたり8チャンネルのDDR5をサポートし、CPU間のUPI（Ultra Path Interconnect）2.0�官��]度は最�j(lu┛)20GT/sと高�]になった。このチップは2024�Q��1四半期から発売される予定となっている。

図4　��5世代Xeonスケーラブルプロセッサ（���}）とCore Ultra（左�}）を�eつインテル代表�D締役社長の�]�v国����

Intel日本法人インテル代表�D締役社長の�]�v国����は、クラウド�屬任�AIアクセラレータとして、2024�Q発売の新����Gaudi 3に関しても触れたが、Intel 5プロセスを使う予定であることだけにとどめた。現在使われているGaudi 2と比べBF16演�Q性�Δ�4倍、ネットワーク帯域幅が2倍、HBM帯域幅が1.5倍にそれぞれ�\えるとしている。また、AI Everywhere戦�Sの�|極はエッジにおける組み込みシステムになるだろう、と同��は予�[する。IntelはクラウドからエッジまでAIを?q┗)���できる���Uを�Dえることになりそうだ。

参考�@料
1. 「SiCトップのSTMicro、パワーだけでなくエッジAI含めソリューションで�M負」、セミコンポータル (2023/08/09)
2. 「AIチップ、クラウドの�收�AIからエッジでの専��的な�收�AIへ拡�j(lu┛)」、セミコンポータル (2023/10/10)