図1　28nmノードが微細化の分岐点　これは28nm時代が長く��くということに他ならない。同時に設���\術もコスト的に見合うように開発しなければならない　出�Z：IBSおよびCalypto Design Systems

高位合成と低電��RTL設��のCalypto
Calypto Design Systemsは、これからの高集積化時代のLSI設��を経済的に見合う�\術開発が��要だとして、�@��のC言語プログラミングからRTLに変換する、高位合成ツールだけではなく、消�J電��を��らす設��を行うためのマイクロアーキテクチャの見直しを提案している。マイクロアーキテクチャの改��とは、�kつの機�Δ鮗存修垢訃豺腓任皸曚覆��v路で実現するもので、例えば�v路は�~単だが400MHzが��要な場合と、少し複雑になるが100MHzで同じ機�Δ鮗存修任�る場合がある。システム要求仕様によって、それぞれを使い分ける��要がある。

同社マーケティング担当バイスプレジデントのMark Milligan��は、「20nm以下のデザインではマイクロアーキテクチャに立ち返って設��する��要があろう」と述べている。図1は、20nmはこれまでのように微細化すると�O動的に性�Α�消�J電��が改��する�lではない。小�C積・性�Ω��屐�消�J電��削��を考えたマイクロアーキテクチャを設��しなければならない、と同��は言う。

プロセス�\術的には14/16nmからFinFET�\術が主流になる。FinFET�\術は空��層でリーク電流を3�妓�から閉じ込める�\術であるから、スタティックな消�J電流を抑えられる。しかし、ダイナミックな消�J電流は、ノイズマージンの点で電圧を下げられないとすれば、むしろ�屬�るだろうと見る。

高集積LSIの設��時間�]縮するため、Calyptoは、かつてMentor Graphicsから�A収した高位合成ツールCatapult HLSをフル����する。さらに�U御ロジックを改��しコード行数を��らすとともに変���v数やエラーを��らすことに集中してきた。しかも再�W��しやすい設��にしており、カスタマイズ可�Δ砲覆辰討い襦�この�}法をQualcommのモデム内�泥▲廛螢院璽轡腑鵐廛蹈札奪�MSM6550の中のIP�v路に適��、人�}でプログラムした場合と、Catapultを使った場合の�v路�C積と、設��時間を比較している(図2)。

図2　ビデオプロセッサやコーデック、誤り�ﾙ�、イコライザ、FFT（高�]フーリエ変換）などのIP�v路設��を、人�}とCatapultで比較　出�Z：Calypto Design Systems

加えて、消�J電��を下げるための設��ツールPower Efficient RTLを使う。このツールはRTL出��したコードを、低消�J電��の点でもう�k度見直すもの(図3)。まず、電��解析、クロックゲーティング、メモリゲーティングを行う。電��解析では、まずクリティカルパスを探し、できるだけ�]くする。クリティカルパス�霾�は高�]設��を行い、クロックスキューを��らすクロックツリーを作る。また、クリティカルパスではない�霾�には、クロックゲーティングを採��し消�J電��を下げる。さらにメモリゲーティングでは、メモリをスリープモードから素早く立ち�屬�ることができるように予め��動しておき、それ以外のメモリを休�Vしておく。現在、高位合成ツールにも�駘�情報をどう採り入れるか、再�W��しやすさを考慮した設��などへの�t開を考えたツールを開発中だとしている。

図3　RTL出��データを低消�J電��の�菘世�ら電��解析、ゲーティングを行う(��図)　 出�Z：Calypto Design Systems

セキュアなツールをArterisが開発
�O動�Zや�豢�機、�噞機械などミッションクリティカルな応��に向けたSoC（システムオンチップ）の信頼性を高めるツール「FlexNoC Resilience Package」をArterisが発表した。この����はCPUだけをセキュアにする��来のアプローチから�k歩進んで、SoC����をセキュアにするツールである(図4)。

図4　CPUやDSP、GPUなど�_要なコアと直�Cするバスのフォールトトレラント��性を高めるアーキテクチャ　ミッションクリティカルな高信頼性の�v路（図の左�筺砲髻�通常の�v路(��)を分�`する　出�Z：Arteris

この�����@にもなっている「resilience」という言��の�T味は、����性や�v復��という�T味のresilientの�@詞形で、通常動作に�瓦靴童両磴簗筱�に直�Cした時に��容できるサービスレベルを提供できる�ξ�、と定�Iされている。たとえ故障が��きても最低限、動作を��けられるようにする。このPackageは、CPUコア同士だけではなく、IPからIPへというパスでもフォールトトレラントなシステムを作ることができる。

CPUやGPU、DSP、DMA、コプロセッサなどのIPブロック同士のやり�Dりが頻繁に��きながらも間違いの��こらないようにしたいという����に向く�\術だ。����的には、FlexNoCと�}ばれる、優先度の高い配線につながっているIPとの�v路ブロックの間にファイヤウォールを設けているようなものだ、と同社マーケティング担当バイスプレジデントのKurt Shuler��（図5）は言う。�kつのIPからの信�､�ミッションクリティカルな配線バスにやってくると、誤り検出�ﾙ��v路を通り、さらにパリティチェックを�pけてバスに流れる。バス�屬�CPUインタフェースを経てCPUで信�ｽ萢�を終えると、再びパリティチェックや保護�收��v路を経て元のIPに�T果を�瑤蕕擦襦�

図5　Arterisマーケティング担当バイスプレジデントのKurt Shuler��

�O動�Z��の高信頼性仕様のASIL CおよびDレベルになると、二�_化という�N長構成をとる。もし、二つのデータが違っていれば、チェッカー�v路がそれを検出し、二つの�v路をBIST（Built-in Self-Test）でテストする。その�T果、�_�jな故障なのか、�邵濺�な故障なのかを、レジスタを通してレポートする。

SoC�屬嶺�てのバス配線をここまでフォールトトレラントにする��要はなく、ミッションクリティカルなバス配線だけに�W��する。このため、ミッションクリティカルなバスと、そうではないバスを分�`する。図4の例では、ディスプレイやカメラのポート、�@��のUARTなどの周辺インタフェース�v路にはこのパッケージを適��していない。

参考�@料
1. 高集積は設���\術も困�Mに：設���\術��〜EuroAsia (3) (2014/10/24)