図1　TSMC社Corporate Communications�靆腑轡縫▲妊�レクタのElizabeth Sun��

これまでのTSMCには、「傲慢になった」、「ベンチャーは相�}にしてもらえない」といった�mを聞いた。しかし、会見やシンポジウムには参加できなかったため、本当の�eを日本のメディアは捉えることができなかった。ただし、ここ数�QTSMCは変わった、という�mも聞いた。どう変わったのか。同社Corporate Communications�靆腑轡縫▲妊�レクタのElizabeth Sun��(図1)は、TSMCの��つの�咾気箸靴董◆峩\術リーダー」、「�R越した���]�\術」、「顧客の信頼の厚さ」を�屬押◆�TSMCは信頼の厚いサプライヤーです」と何度も語った。「Honesty（��直）とTrust（信頼）」がTSMCの企業文化であり、�k言でいえばIntegrity（モラルや顧客に忠実）を32�Q間棖�通してきたと誇る。ある時期に聞いた「Arrogant（傲慢な）」な��度を反省したのかもしれない。

2019�Q��1四半期にファウンドリ企業が軒並み2ケタの落ち込みを��した中（参考�@料1）で、4%��の落ち込みで済んだTSMCは、「7nmプロセスが収益に貢献した」とSun��は語る。この��2四半期の見通しに�瓦靴討癲���1四半期が71億ドルの売り�屬欧��瓦靴董�76億ドルになりそうな見込みだと語っている。プロセス別の売り�屬欧任蓮�7nmプロセスの売り�屬欧���1四半期には22%だが、��3四半期までに30%に達するのではないかとみている。2018�Q��3四半期に初めて売り�屬欧����屬気譴�7nmプロセスは、その収益��を���]に�\している。2019�Qの通�Qでは��売�屬�25%になりそうだとしている。

図2　先端の7nmから0.5µm�咾泙蚤靴┐討い�TSMC

売�幢Yの�x場別では、スマートフォンが最�jだが、これからはHPC（高性�Ε灰鵐團紂璽謄�ング：いわばデータセンタ向けのハイエンドサーバーやスーパーコンピュータなど）分野が成長すると見ている。スマホでは、QualcommやApple、MediaTek、HiSiliconなどがモデムやアプリケーションプロセッサの���]をTSMCに依頼しているからだ。HPCではNvidiaやXilinxなどが依頼しており、微細化�\術では他のファウンドリをリードしている。もちろん、7nmが収益に貢献したといっても、それ以外のデザインルールのプロセスもそろえている(図2)。

TSMCが今�v、会見を開いた理�yの�kつを、昨�QSamsungが日本でもファウンドリビジネスを推進していることを訴求し、シンポジウムと記�v会見を開��し(参考�@料2)、さまざまなメディアが報じたことも今�vの開��の要因の�kつとみる向きもある。Samsungが7nmプロセス以�T3nmまでのロードマップを��したのに�瓦掘∈��vTSMCは5nmまでの��実なロードマップを�Wいた。

これまで7nmプロセスの応��は、HPCや仮�[通貨の暗�ｲ鯑疋船奪廚世辰燭�、仮�[通貨が昨�Q後半に��落し、しばらくその価格は低迷を��けていた。最�Z、再び仮�[通貨価格は�屬�り始めている。「スマホにも間もなく7nmを使った����が出てくる」と同社Business Development担当VPのKevin Zhang��(図3)は語る。7nmといった微細化はモデムやアプリケーションプロセッサ、FPGAなどを含むロジックチップが加�]させていく。

図3　TSMC社Business Development担当VPのKevin Zhang��

TSMCの微細化ロードマップは、7nmプロセス以�Tではこれまでとは違い、ゆっくりとしたペースで歩む。これまでは、28nmの次が20nmあるいは14/16nm、さらに10nm、そして7nmとやってきた。ところが、7nm以�Tはもっとゆっくり刻んでいく。

7nmプロセスをN7プロセスと表現し、さらにN7プロセスの次はN7+プロセスになるという。N7プロセスとの違いは、7nmをベースにしながら20%ロジック密度を�屬欧燭發里世箸靴討い襦�このN7+はEUVを量��で使う初めてのプロセスとなる。EUV�\術のアベイラビリティ（可��性：使える�X��を維�eしている割合）が�屬�り、�攵掚が�屬�ることを実証してきた。アベイラビリティは2018�Qの70%から85%へと�屬�り、2020�Qには90%以�屬砲覆觚�込みだ。また、EUVの出��は280Wを�W定して�uられるようになっており、2019�Qに300W、2020�Qには350Wに行きそうだという。N7+プロセスの量��は2019�Q後半からとしている。

その次はN6プロセスで、7nmプロセスをベースにしてスケーリングしたものだという。性�Δ��屬�りコスト的には�~�Wになりそうだという。デザインルールやSPICEモデル、IPなどはN7と互換性があり、EDAツールもN7と同じものが使える。広い�J囲の応��を�`指しリスク�攵�は2020�Q��1四半期を予定している。

さらにその先がN5プロセスだ。メインのロジックをスケーリングしたもので、性�Δ�15%�屬�り、消�J電��は30%��少、ロジック密度は1.8倍になるとしている。ここではEUVリソグラフィを使うレイヤーの数が�\えるという。N7とは違うeLVT�\術を導入するとしている。これは極端に低いしきい電圧VT�\術を�T味している。リスク�攵�は2019�Q3月に始まっている。

その先にはN5Pプロセスが来る。Pは+(プラス)の�T味。これはN5と同じデザインルールを使いながら、しきい電圧を下げることによって性�Δ��屬欧覿\術だ。スピードが同じなら消�J電��は下がる�\術である。

図4　高耐圧デバイスやRF、アナログ、センサ、NVMなどを集積するスペシャルティ�\術プラットフォーム

TSMCが提供するファウンドリ�\術には、高耐圧トランジスタや不ｧ発性メモリ、センサなどを集積するスペシャルティ�\術もある(図4)。この中で��に、��低消�J電流プロセスプラットフォームという形で、SRAMや、RFとアナログ、組み込みNVM（MRAMとReRAM）をIoTやAIを使ったスマート社会向けチップと位����けている。

組み込み��不ｧ発性メモリ(eNVM)として�B�^変化型メモリ（RRAM）と磁気メモリ（MRAM）を���Tしたのは、ユーザーからの要望によるとZhang��は言う。しかもMRAMは��万�v以�屬�R/W（読み出し/書き込み）耐久性があり、RRAMはマスク数の�\加が2��だけというコスト要因もある。

加えて、さまざまな機�Δ離船奪廚鮟言僂垢襪箸いε世如�2.5Dや3Dの集積�\術もある。ファンアウトのウェーハレベルパッケージInFO�\術やPoP（Package on package）、CoWoS（Chip on Wafer on Substrate）などの�\術を揃え、さらにChip on Chip（SoIC: System on Integrated Chips）やWoW（Wafer on Wafer）などの3D�\術もある。WoWはN16プロセスで実証されており、SoIC�\術もN7プロセスで成功しているという。2.5D/3D実���\術では、��湾のASEと比べ微細化�\術で��く違うため、��合しない、とZhang��は語っている。

参考�@料
1. 直�Zのファウンドリランキング、2桁マイナス成長企業が��出 (2019/06/26)
2. ファウンドリ2社が成長戦�Sを語る〜Samsung�� (2018/09/14)